[发明专利]包括集成标准单元结构的集成电路

说明书

提供了一种包括集成标准单元结构的集成电路。所述集成电路包括：第一标准单元，包括第一p型晶体管、第一n型晶体管、与第一和第二有源区相交的第一栅极堆叠、位于第一栅极堆叠的第一侧的第一延伸源极/漏极接触、位于第一栅极堆叠的第二侧的第一正常源极/漏极接触、连接到第一栅极堆叠的第一栅极通路、以及连接到第一正常源极/漏极接触的第一源极/漏极通路；与第一标准单元相邻的第二标准单元，包括第二p型晶体管、第二n型晶体管、与第一和第二有源区相交的第二栅极堆叠、以及连接到第二栅极堆叠的第二栅极通路；连接到第一栅极通路的输入布线；以及与输入布线位于相同水平高度以连接第一源极/漏极通路和第二栅极通路的输出布线。

相关申请的交叉引用

本申请要求于2019年11月29日在韩国知识产权局提交的韩国专利申请No.10-2019-0156480和于2020年5月6日在韩国知识产权局提交的韩国专利申请No.10-2020-0053914的权益，这两个申请中的每个申请的全部公开内容通过引用合并于此。

技术领域

本公开涉及包括集成标准单元结构的集成电路。

背景技术

随着电子工业的高度发展，对包括在半导体器件中的集成电路的特性的需求不断增长。例如，对于半导体器件的高可靠性、高速率和/或多功能性的需求不断增长。为了满足这些要求，集成电路中的结构变得越来越复杂并且高度集成。

可以基于标准单元来设计集成电路。具体地，可以通过根据定义集成电路的数据对标准单元进行布局并对所布局的标准单元进行布线(route)来生成集成电路的布图(layout)。这样的标准单元可以被预先设计并存储在单元库中。

发明内容

本公开的各方面提供了通过减少上布线的使用来减少功耗和/或布局布线(placement and routing，PnR)资源损耗的集成电路。

本公开的各方面还提供了一种集成电路，该集成电路可以通过减少上布线的使用来增大布局密度和/或提高所设计的半导体器件的性能和可靠性。

然而，本公开的各方面不限于本文阐述的那些。对于本公开所属领域的普通技术人员而言，通过参考下面给出的本公开的详细描述，本公开的以上以及其他方面将变得更加明显。

根据本公开的一方面，一种集成电路包括第一标准单元和第二标准单元。所述第一标准单元包括第一p型晶体管；第一n型晶体管；第一栅极堆叠，所述第一栅极堆叠沿第二方向延伸以与沿第一方向延伸的第一有源区和第二有源区相交；至少两个第一延伸源极/漏极接触，所述至少两个第一延伸源极/漏极接触在所述第一栅极堆叠的第一侧沿所述第二方向延伸；第一正常源极/漏极接触，所述第一正常源极/漏极接触在所述第一栅极堆叠的与所述第一侧相对的第二侧沿所述第二方向延伸；第一栅极通路，所述第一栅极通路连接到所述第一栅极堆叠；以及第一源极/漏极通路，所述第一源极/漏极通路连接到所述第一正常源极/漏极接触。所述第二标准单元在所述第一方向上与所述第一标准单元相邻，并且包括：第二p型晶体管；第二n型晶体管；第二栅极堆叠，所述第二栅极堆叠沿所述第二方向延伸以与所述第一有源区和所述第二有源区相交；以及第二栅极通路，所述第二栅极通路连接到所述第二栅极堆叠。所述集成电路还包括：所述第一标准单元的输入布线，所述第一标准单元的所述输入布线沿所述第一方向延伸并连接到所述第一栅极通路；以及所述第一标准单元的输出布线，所述第一标准单元的所述输出布线沿所述第一方向延伸并且与所述输入布线位于相同的水平高度处，以连接所述第一源极/漏极通路和所述第二栅极通路。所述第一p型晶体管和所述第二p型晶体管位于所述第一有源区上。所述第一n型晶体管和所述第二n型晶体管位于所述第二有源区上。