[发明专利]一种半导体器件及其制备方法

说明书

本发明公开了一种半导体器件及其制备方法，先形成台阶结构，然后依次形成覆盖所述台阶结构的第一氧化层、第二氧化层、第三氧化层和第四氧化层，其中第一氧化层和第三氧化层都为高密度等离子体氧化物，第二氧化层和第四氧化层都为正硅酸乙酯。通过HDP CVD和PE CVD多次交替沉积的方法，可以最大发挥HDP CVD的填孔能力，同时又减小HDP CVD的材料用量，从而在不影响填充的前提下改善晶圆翘曲的情况，还可以降低成本。

技术领域

本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其制备方法。

背景技术

NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。

平面结构的NAND器件已接近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器件。在3D NAND存储器件结构中，采用垂直堆叠多层栅极的方式，堆叠层的中心区域为核心区域、边缘区域为台阶区域，核心区域用于形成存储单元，堆叠层中的导电层作为每一层存储单元的栅线，栅线通过台阶上的接触引出，从而实现堆叠式的3D NAND存储器件。

随着层数越来越高，由于传输距离变长，电阻增大，在读写过程中造成的迟滞效应越来越明显。为了减小迟滞效应，现在较高层数的3DNAND将台阶区设计在芯片的中间位置，由于电流传输路程的减小，迟滞效应也相应减小。由于台阶区位置的改变，台阶区的设计形貌也发生了改变，给台阶区的填充带来了新的挑战。

发明内容

本发明的目的在于提供一种新的阶梯区填充方法，以降低阶梯区的应力，进而减少晶圆发生翘曲的情况，而且可以降低成本。

一方面，本发明实施例提供一种半导体，包括：

衬底；

位于所述衬底上由绝缘层和导体层交替层叠的堆栈，所述堆栈在平行于所述衬底的第一横向包括阵列区和与所述阵列区相邻的阶梯区，所述阶梯区在所述第一横向具有至少一个台阶结构；

覆盖所述台阶结构的第一氧化层；

位于所述第一氧化层表面的第二氧化层；

位于所述第二氧化层表面的第三氧化层，所述第三氧化层与所述第一氧化层的材料相同；

位于所述第三氧化层表面的第四氧化层，所述第四氧化层与所述第二氧化层的材料相同。

进一步优选的，所述第二氧化层的厚度大于所述第一氧化层的厚度，所述第四氧化层的厚度大于所述第三氧化层的厚度，所述第四氧化层的表面至少与所述阵列区的堆栈表面齐平。

进一步优选的，所述第一氧化层和第三氧化层包括采用高密度等离子体化学气相沉积形成的高密度等离子体氧化物，所述第二氧化层和第四氧化层包括采用等离子体增强化学气相沉积形成的正硅酸乙酯。

进一步优选的，所述第一氧化层的厚度为300-500nm。

进一步优选的，所述第二氧化层和第三氧化层在所述台阶结构的顶部，分别具有向上扩大的第一开口和第二开口。

另一方面，本发明实施例提供一种半导体器件的制备方法，包括：

提供衬底；

在所述衬底上形成由绝缘层和牺牲层交替层叠的堆栈，所述堆栈在平行于所述衬底的第一横向包括阵列区和与所述阵列区相邻的阶梯区，所述阶梯区在所述第一横向具有至少一个台阶结构；

形成覆盖所述台阶结构的第一氧化层；

在所述第一氧化层的表面形成第二氧化层；

在所述第二氧化层的表面形成第三氧化层，所述第三氧化层与所述第一氧化层的材料相同；