[发明专利]嵌入式闪存逻辑电路的处理方法

说明书

本申请公开了一种嵌入式闪存逻辑电路的处理方法，涉及半导体制造领域。该嵌入式闪存逻辑电路的处理方法包括提供一衬底，衬底包括存储区域和逻辑区域，存储区域上形成有闪存器件，衬底中形成有浅沟槽隔离，浅沟槽隔离的表面高于衬底表面；去除逻辑区域上残余的闪存膜层，闪存膜层用于制作闪存器件；在衬底表面形成一层薄氧化层；通过干法刻蚀工艺去除衬底表面形成的薄氧化层，逻辑区域中浅沟槽隔离的台阶侧壁形成侧墙；解决了在现有嵌入式闪存器件的逻辑区域，浅沟槽隔离氧化物顶角凹陷较宽、较深的问题；达到了改善嵌入式闪存器件的逻辑区域中浅沟槽隔离氧化物顶角凹陷的宽度和深度，提高窄沟道逻辑器件性能稳定性，降低漏电的效果。

技术领域

本申请涉及半导体制造领域，具体涉及一种嵌入式闪存逻辑电路的处理方法。

背景技术

在嵌入式闪存的制作工艺中，需要先进行存储区域上的闪存器件结构的制作，在闪存器件(flash cell)成型后，去除逻辑区域上的用于形成闪存器件的膜层，然后再进行逻辑区域上逻辑器件的制作。在逻辑区域上多余膜层去除的过程中，都不能避免地用到HF(氢氟酸)来处理聚合物(polymer)或剥离氧化层。而且闪存工艺需要高压器件，剥离高压厚栅氧生长再生长低压薄栅氧，也需要利用HF处理。因此，相对于普通逻辑电路，嵌入式闪存逻辑电路的浅沟槽隔离的氧化物顶角凹陷(STI Divot)更宽、更深。

在有源区刻蚀阶段不能进行SIN pull back处理的嵌入式闪存工艺，由STI Divot和STI(shallow trench isolation，浅沟槽隔离)台阶高度导致的窄沟道器件特性不稳定、漏电偏高的问题难以改善。

发明内容

为了解决相关技术中的问题，本申请提供了一种嵌入式闪存逻辑电路的处理方法。

一方面，本申请实施例提供了一种嵌入式闪存逻辑电路的处理方法，该方法包括：

提供一衬底，衬底包括存储区域和逻辑区域，存储区域上形成有闪存器件，衬底中形成有浅沟槽隔离，浅沟槽隔离的表面高于衬底表面；

去除逻辑区域上残余的闪存膜层，闪存膜层用于制作闪存器件；

在衬底表面形成一层薄氧化层；

通过干法刻蚀工艺去除衬底表面形成的薄氧化层，逻辑区域中浅沟槽隔离的台阶侧壁形成侧墙。

可选的，通过干法刻蚀工艺去除衬底表面形成的薄氧化层之后，该方法还包括：

对衬底进行湿法清洗，湿法清洗溶液不包含DHF。

可选的，在衬底表面形成一层薄氧化层，包括：

通过LPCVD工艺在衬底表面淀积一层薄氧化层。

可选的，逻辑区域的表面存在一层垫氧化层，薄氧化层位于垫氧化层的上方。

可选的，薄氧化层的厚度为100A-500A。

可选的，湿法清洗溶液为SPM和APM。

可选的，对衬底进行湿法清洗之后，该方法还包括：

对衬底进行氧化物湿法刻蚀处理。

可选的，对衬底进行氧化物湿法刻蚀处理，包括：

通过湿法腐蚀工艺去除对衬底上的氧化物，湿法刻蚀溶液包含DHF。

可选的，对衬底进行氧化物湿法刻蚀处理之后，该方法还包括：

在逻辑区域形成嵌入式闪存的逻辑电路。

本申请技术方案，至少包括如下优点：