[发明专利]FPGA芯片布局的方法、装置及设备

说明书

本发明实施例提供一种FPGA芯片布局的方法、装置及设备，该方法包括：获取时延查找表矩阵函数I_d(x，y)，时延查找表矩阵函数I_d(x，y)表示电路元素间时延关于电路元素间距离的函数关系，电路元素间时延包括源电路元素和终端电路元素的内部时延及其之间的基本时延，电路元素间距离包括x和y，其分别为终端电路元素的输入引脚j相对于源电路元素的输出引脚i在X和Y方向的距离；将时延查找表矩阵函数I_d(x，y)转化为连续的矩阵函数；通过连续的矩阵函数获取连续的时延惩罚函数T(x，y)；基于时延惩罚函数T(x，y)计算电路元素之间的最短时延。本发明实施例的技术方案能够快速且准确地估计出电路中所有路径的时延，并且可以从时延出发，进一步提高布局的质量。

技术领域

本发明涉及集成电路技术领域，尤其涉及现场可编程门阵列(Field-Programmable Gate Array，FPGA)芯片布局的方法、装置及设备。

背景技术

FPGA芯片的设计流程主要包括逻辑综合、技术映射、封装、布局、布线、比特流生成等阶段，其中，布局是非常复杂并且很最关键的一个阶段，其结果直接影响了电路性能、面积、可靠性、功率和制造产量等。

目前基于FPGA芯片的布局以其内部的模块作为单元，将模块间的总线长作为目标来指导布局过程中单元的摆放位置；该方法虽然减少了单元的规模，但降低了布局的灵活性、并且可能导致电路延时违规。

发明内容

本发明解决的技术问题包括提高布局的灵活性、避免电路延时违规等。

为解决上述技术问题，本发明实施例提供一种FPGA芯片布局的方法，FPGA芯片的电路包括电路元素，电路元素包括LUT和FF，方法包括：获取时延查找表矩阵函数I_d(x，y)，时延查找表矩阵函数I_d(x，y)表示电路元素间时延关于电路元素间距离的函数关系，电路元素间时延包括源电路元素和终端电路元素的内部时延及其之间的基本时延，电路元素间距离包括x和y，其分别为终端电路元素的输入引脚j相对于源电路元素的输出引脚i在X和Y方向的距离；将时延查找表矩阵函数I_d(x，y)转化为连续的矩阵函数；通过连续的矩阵函数获取连续的时延惩罚函数T(x，y)；基于时延惩罚函数T(x，y)计算电路元素之间的最短时延。

可选地，源电路元素和终端电路元素均属于CLB并且其间的布线经过非CLB模块，电路元素间时延包括非CLB模块产生的修正时延。

可选地，源电路元素和终端电路元素在X和/或Y方向的距离超过最长线段，电路元素间时延包括长距离时延。

可选地，包括通过如下公式将时延查找表矩阵函数I_d(x，y)转化为连续的矩阵函数I_b(x，y)：

其中，x₁、x₂、y₁和y₂为点(x，y)双线性插值四个边界的坐标。

可选地，包括通过如下公式将时延查找表矩阵函数I_d(x，y)转化为连续的矩阵函数I_s(x，y)：

其中，x₁、x₂、y₁和y₂为点(x，y)双线性插值四个边界的坐标。

可选地，包括通过如下公式计算时延惩罚函数T(x，y)：