[发明专利]FPGA芯片布局的方法、装置及设备

权利要求书

1.一种FPGA芯片布局的方法，所述FPGA芯片的电路包括电路元素，所述电路元素包括LUT和FF，其特征在于，所述方法包括：

获取时延查找表矩阵函数I_d(x，y)，所述时延查找表矩阵函数I_d(x，y)表示电路元素间时延关于电路元素间距离的函数关系，所述电路元素间时延包括源电路元素和终端电路元素的内部时延及其之间的基本时延，所述电路元素间距离包括x和y，其分别为所述终端电路元素的输入引脚j相对于所述源电路元素的输出引脚i在X和Y方向的距离；

将所述时延查找表矩阵函数I_d(x，y)转化为连续的矩阵函数；

通过所述连续的矩阵函数获取连续的时延惩罚函数T(x，y)；

基于所述时延惩罚函数T(x，y)计算所述电路元素之间的最短时延。

2.根据权利要求1所述的方法，其特征在于，所述源电路元素和所述终端电路元素均属于CLB并且其间的布线经过非CLB模块，所述电路元素间时延包括所述非CLB模块产生的修正时延。

3.根据权利要求1或2所述的方法，其特征在于，所述源电路元素和所述终端电路元素在X和/或Y方向的距离超过最长线段，所述电路元素间时延包括长距离时延。

4.根据权利要求1所述的方法，其特征在于，包括通过如下公式将所述时延查找表矩阵函数I_d(x，y)转化为连续的矩阵函数I_b(x，y)：

其中，x₁、x₂、y₁和y₂为点(x，y)双线性插值四个边界的坐标。

5.根据权利要求1所述的方法，其特征在于，包括通过如下公式将所述时延查找表矩阵函数I_d(x，y)转化为连续的矩阵函数I_s(x，y)：

其中，x₁、x₂、y₁和y₂为点(x，y)双线性插值四个边界的坐标。

6.根据权利要求5所述的方法，其特征在于，包括通过如下公式计算所述时延惩罚函数T(x，y)：

T(x，y)＝∑_nete(∑_j∈e\{i}Timing_Cost(i，j))，

Timing_Cost(i，j)＝I_s(x_j-x_i，y_j-y_i)·Crit(i，j)，

D_min1＝T(x，y)，

其中，e为所述输出引脚i到所述输入引脚j的线网，x_i和y_i分别为所述输出引脚i的横坐标和纵坐标，x_j和y_j分别为所述输入引脚j的横坐标和纵坐标，Timing_Cost(i，j)为所述输出引脚i到所述输入引脚j的连接的时延惩罚，Crit(i，j)为所述输出引脚i到所述输入引脚j的连接的关键量，weighted_slack(i，j)为所述输出引脚i到所述输入引脚j的连接的加权松弛量，D_max为电路中所有引脚彼此之间的最大到达时延，所述最短时延包括第一最短时延，D_min1为所述第一最短时延。