[发明专利]三维存储器结构及其制备方法

说明书

本发明提供了一种三维存储器结构及其制备方法，制备方法包括如下步骤：提供半导体衬底；在半导体衬底上表面形成零层沟槽；形成多晶硅牺牲层并填充零层沟槽；在多晶硅牺牲层上形成堆叠结构并形成沟道结构；通过干法刻蚀在堆叠结构中形成栅线隙沟槽，干法刻蚀停止于多晶硅牺牲层上；去除多晶硅牺牲层并形成研磨停止材料层；形成栅线隙结构和上层金属连接结构；以研磨停止材料层作为研磨停止层，对半导体衬底下表面进行研磨。本发明通过在零层沟槽中填充多晶硅牺牲层作为栅线隙沟槽刻蚀时的刻蚀停止层，防止不同区域因膜层结构不同而损伤底部半导体衬底；零层沟槽中的研磨停止材料层还能在晶圆减薄时充当研磨停止层，改善减薄均匀性。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种三维存储器结构及其制备方法。

背景技术

3D NAND存储器由于具有三维堆叠结构，相比二维存储器件具有更高的单位面积存储密度，是业界普遍看好的存储器发展方向。

目前，在3D NAND存储器的制造工艺中，随着三维结构层数的不断增加，器件的栅线沟槽刻蚀在不同膜层区域的刻蚀不均匀性更趋于显著，这将会影响器件不同区域在刻蚀后的形貌结构，在台阶区等过刻蚀较严重的区域甚至会损伤底部的半导体衬底，进而影响后续工艺乃至器件性能。

此外，在3D NAND存储器的键合制程中，阵列晶圆与CMOS晶圆在键合后形成的键合晶圆需要通过化学机械抛光(CMP)等工艺进行研磨减薄，使键合晶圆的整体厚度符合制程要求。然而，由于现有的阵列晶圆的膜层结构中缺乏研磨停止层，只能按工艺时间控制研磨量，导致键合晶圆研磨工艺的面内均匀性不佳。

因此，有必要提出一种新的三维存储器结构及其制备方法，解决上述问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有技术中三维存储器结构的栅线沟槽刻蚀损伤衬底以及背面研磨工艺均匀性不佳的问题。

为实现上述目的及其它相关目的，本发明提供了一种三维存储器结构的制备方法，其特征在于，包括如下步骤：

提供具有相对设置的上表面和下表面的半导体衬底；

在所述半导体衬底的上表面形成零层沟槽，所述零层沟槽的位置与栅线隙结构的设计位置在所述半导体衬底的上表面的投影重合；

在所述半导体衬底的上方形成多晶硅牺牲层，所述多晶硅牺牲层填充所述零层沟槽；

在所述多晶硅牺牲层的上方形成堆叠结构，并在所述堆叠结构中形成沟道结构；

通过干法刻蚀在所述堆叠结构中形成栅线隙沟槽，所述栅线隙沟槽位于所述零层沟槽的上方，所述干法刻蚀过程停止于所述零层沟槽中的所述多晶硅牺牲层上；

去除所述零层沟槽中的所述多晶硅牺牲层，并在所述零层沟槽中形成研磨停止材料层；

填充所述栅线隙沟槽以形成栅线隙结构，并形成上层金属连接结构；

以所述研磨停止材料层作为研磨停止层，对所述半导体衬底的下表面进行研磨。

作为本发明的一种可选方案，将所述半导体衬底所在晶圆定义为阵列晶圆，在对所述半导体衬底的下表面进行研磨前还包括在所述阵列晶圆的上表面形成键合结构，并将所述阵列晶圆与CMOS晶圆进行键合的步骤。

作为本发明的一种可选方案，在对所述半导体衬底的下表面进行研磨后还包括在所述阵列晶圆与所述CMOS晶圆表面形成电性连接结构的步骤。

作为本发明的一种可选方案，所述电性连接结构包括形成于所述阵列晶圆表面或所述CMOS晶圆表面的焊垫结构。