[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，方法包括：提供基底，基底包括相邻的第一器件区和第二器件区，第一器件区用于形成第一型晶体管，第二器件区用于形成第二型晶体管，在第一器件区中，在栅极结构两侧的鳍部中形成第一型掺杂半导体层；形成覆盖部分的第一型掺杂半导体层的保护层，保护层露出第一型掺杂半导体层中朝向第二器件区的部分侧壁；利用外延生长工艺，在第二器件区的栅极结构两侧的鳍部中形成第二型掺杂半导体层，且在外延生长工艺的过程中，形成连接第二型掺杂半导体层与第一型掺杂半导体层的连接层。连接层填补了第一型掺杂半导体层和第二型掺杂半导体层之间的空隙，减小源漏插塞与栅极结构之间存在的寄生电容，从而提高半导体的电学性能。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

外延(Epitaxy,简称Epi)工艺是指在单晶衬底上生长一层跟衬底具有相同晶格排列的单晶材料，外延层可以是同质外延层(Si/Si)，也可以是异质外延层(SiGe/S或SiC/Si等)；同样实现外延生长也有很多方法，包括分子束外延(MBE)，超高真空化学气相沉积(UHV/CVD)，常压及减压外延(ATMRP Epi)等。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于衬底上多个分立的鳍部，所述鳍部露出的衬底上形成有隔离层，所述隔离层覆盖所述鳍部的部分侧壁，所述隔离层上形成有横跨所述鳍部的栅极结构，沿所述栅极结构的延伸方向，所述基底包括相邻的第一器件区和第二器件区，所述第一器件区用于形成第一型晶体管，所述第二器件区用于形成第二型晶体管，所述第一型和第二型不同；在所述第一器件区中，在所述栅极结构两侧的鳍部中形成第一型掺杂半导体层；形成覆盖部分的所述第一型掺杂半导体层的保护层，所述保护层露出所述第一型掺杂半导体层中朝向所述第二器件区的部分侧壁；形成所述保护层后，利用外延生长工艺，在所述第二器件区的所述栅极结构两侧的鳍部中形成第二型掺杂半导体层，且在所述外延生长工艺的过程中，形成连接所述第二型掺杂半导体层与所述第一型掺杂半导体层的连接层；在所述栅极结构露出的衬底上形成层间介质层，所述层间介质层覆盖第二型掺杂半导体层、第一型掺杂半导体层和连接层；在所述第二型掺杂半导体层、第一型掺杂半导体层和连接层的顶部上方的所述层间介质层中形成源漏插塞，所述源漏插塞与所述第二型掺杂半导体层、第一型掺杂半导体层和连接层的顶部相连。