[发明专利]半导体装置

说明书

半导体装置。公开了一种具有三维(3D)结构的半导体装置。该半导体装置包括被配置为包括逻辑电路的第一芯片，以及层叠在第一芯片上并且被配置为包括存储器单元阵列的第二芯片。用于将存储器单元阵列的行线选择性地连接至全局行线的至少一个传送电路以分布式方式被分配给第一芯片和第二芯片。

技术领域

本文公开的技术和实现方式总体上涉及具有三维(3D)结构的半导体装置。

背景技术

近年来，为了满足消费者对优异性能和较低成本的需求，对更高集成度的半导体装置的需求一直在增长。由于半导体装置的二维(2D)或一维(1D)的集成度主要取决于单元存储器单元所占据的区域或面积，因此2D或1D半导体装置的集成度受精细图案形成技术的影响很大。然而，对于更高程度的图案微型化(即，更精细的图案)通常需要超高成本的装置。因此，尽管2D半导体装置的集成度迅速增加，但是这种2D半导体装置的应用范围仍然受到限制。作为替代方案，为了克服上述限制，近来已经开发了其中存储器单元以三维(3D)结构布置的三维(3D)半导体装置，并且该半导体装置迅速被广泛使用。

发明内容

所公开技术的各种实施方式涉及一种半导体装置，该半导体装置用于使传输晶体管被分配到存储器芯片和电路芯片，从而与层叠件数量的增加无关地减小半导体装置的尺寸。

在所公开技术的一方面，一种半导体装置可以包括：第一芯片，所述第一芯片被配置为包括逻辑电路；以及第二芯片，所述第二芯片层叠在第一芯片上并且被配置为包括存储器单元阵列。配置为将存储器单元阵列的行线连接至全局行线的至少一个传送电路被分配给第一芯片和第二芯片中的每一个。

在所公开技术的另一方面，一种半导体装置可以包括：第一芯片，所述第一芯片被配置为包括外围电路；以及第二芯片，所述第二芯片层叠在第一芯片上并且被配置为包括第一存储器单元阵列和第二存储器单元阵列。配置为将第一存储器单元阵列的多条行线和第二存储器单元阵列的多条行线连接至相应的全局行线的多个传送电路在第一芯片和第二芯片之间被划分。

应当理解，本文所公开的技术的上述一般描述和以下详细描述都是说明性和解释性的，并且旨在向本领域技术人员提供对本公开范围的进一步解释。

附图说明

参照结合附图考虑的以下详细描述，所公开技术的上述和其它特征以及有益方面将变得显而易见。

图1是例示根据本公开的一个实施方式的半导体装置的示例的框图。

图2是例示根据本公开的一个实施方式的图1的存储器块的单个等效电路的示意图。

图3是例示根据本公开的一个实施方式的半导体装置的示例的框图。

图4是例示根据本公开的一个实施方式的图3所示的逻辑电路的行解码器的示例的框图。

图5例示了根据本公开的一个实施方式的图3和图4所示的半导体装置的详细电路图的示例。

图6是例示根据本公开的一个实施方式的半导体装置的另一示例的示意图。

图7例示了根据本公开的一个实施方式的图6所示的半导体装置的详细电路图的示例。

图中每个元件的符号

110：存储器单元阵列

120：逻辑电路

具体实施方式

本专利文献提供了半导体装置的实现方式和示例，其基本上解决了与现有技术的限制或缺点有关的一个或更多个问题。所公开技术的一些实现方式提出了一种半导体装置，其用于允许将传输晶体管分配至存储器芯片和电路芯片，使得设置在每个层叠件中的传输晶体管的数量减少，而与层叠件的数量增加无关。所公开的技术描述了各种半导体装置，这些半导体装置具有独立于数量更大或不断增长的层叠件的密集布置的传输晶体管，由此可以改进高速操作的性能。