[发明专利]一种存储单元、存储器及存储器的制备方法有效
申请号: | 202010622368.7 | 申请日: | 2020-06-30 |
公开(公告)号: | CN111799275B | 公开(公告)日: | 2021-10-01 |
发明(设计)人: | 曾斌建;周益春;廖敏 | 申请(专利权)人: | 湘潭大学 |
主分类号: | H01L27/1157 | 分类号: | H01L27/1157;H01L27/1159;H01L27/11582;H01L27/11597 |
代理公司: | 北京中政联科专利代理事务所(普通合伙) 11489 | 代理人: | 郑久兴 |
地址: | 411100 湖*** | 国省代码: | 湖南;43 |
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摘要: | |||
搜索关键词: | 一种 存储 单元 存储器 制备 方法 | ||
1.一种存储单元,其特征在于,包括:依次设置的第一沟道层(2)、隧穿层(3)、电荷俘获层(4)、反铁电薄膜层(1)和控制栅电极(5);
所述控制栅电极(5)用于提供控制电压;
所述反铁电薄膜层(1)用于在所述控制电压的作用下增强隧穿层(3)的电场;
所述电荷俘获层(4)用于通过俘获从所述第一沟道层(2)注入的电荷存储信息;
在进行编程操作时,先在所述控制栅电极(5)上施加一个正控制电压,所述反铁电薄膜层(1)中产生方向指向所述第一沟道层(2)的极化;然后撤去所述控制栅电极(5)上的正控制电压,所述反铁电薄膜层(1)中的极化将大幅减小,以在所述电荷俘获层(4)中保留大量电子;
在进行擦除操作时,在所述控制栅电极(5)上施加一个负控制电压或者在所述第一沟道层(2)上施加一个正控制电压,所述反铁电薄膜层(1)中产生方向指向所述控制栅电极(5)的极化;然后撤去所述控制栅电极(5)上的负控制电压或者所述第一沟道层(2)上的正控制电压,所述反铁电薄膜层(1)中的极化将大幅减小,以擦除所述电荷俘获层(4)中保留的电子;
在进行读取操作时,在所述控制栅电极(5)上施加一个读取电压,在所述第一沟道层(2)上施加一个漏极电压,判断通过所述第一沟道层(2)的电流的大小:若所述电流大于电流预设值,则所述存储单元处于擦除态;若所述电流小于电流预设值,则所述存储单元处于编程态。
2.根据权利要求1所述的存储单元,其特征在于,还包括:
填充层(6),设置于所述第一沟道层(2)内,用于减少所述第一沟道层(2)的体积。
3.根据权利要求1或2所述的存储单元,其特征在于,
所述反铁电薄膜层(1)由反铁电薄膜材料制成,为Hf1-xZrxO2(0.5x≤1)、Hf1-xSixO2(0.05x0.1)、Hf1-xAlxO2(0.06x0.1)、Al掺杂Hf1-xZrxO2(0.5x≤1)和Si掺杂Hf1-xZrxO2(0.5x≤1)中的任意一种。
4.根据权利要求1或2所述的存储单元,其特征在于,电荷俘获层(4)为氮化硅(Si3N4)和绝缘氮化铪薄膜HfNx(x不小于1.3)中的任意一种。
5.根据权利要求1或2所述的存储单元,其特征在于,所述隧穿层(3)为二氧化硅(SiO2)、二氧化铪(HfO2)和掺杂二氧化铪中的任意一种或多种。
6.根据权利要求1或2所述的存储单元,其特征在于,所述第一沟道层(2)为多晶硅(Si)、多晶锗(Ge)、多晶硅锗(SiGe),或掺杂的多晶硅(Si)、掺杂的多晶锗(Ge)、掺杂的多晶硅锗(SiGe),掺杂元素为硼(B)、磷(P)和砷(As)中的一种或多种。
7.一种存储器,其特征在于,包括:基底(10)、公共源极(9)、多个选择晶体管(7)和垂直于所述基底(10)的多组存储单元串(100);
其中所述存储单元串(100)由多个如权利要求1-6任一项所述的存储单元串联组成,相邻的所述存储单元的控制栅电极层(5)之间均设置有控制隔离层(8);
所述公共源极(9)设置在所述基底(10)上;
每个所述选择晶体管(7),一端设置在所述公共源极(9)上,另一端的表面上设置有所述存储单元串(100)。
8.根据权利要求7所述的存储器,其特征在于,
所述选择晶体管(7)包括由内至外依次设置的第二沟道层(71)、选择栅介质(72)和选择栅电极(73);
所述第二沟道层(71)与第一沟道层(2)连接。
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