[发明专利]一种功率半导体器件及其制作方法

说明书

本发明提供的功率半导体器件及其制作方法，所述功率半导体器件的制作方法通过增加一个第一类型离子轻掺杂工艺，可以连通第一类型离子重掺杂区域和第二类型离子重掺杂区域，有利于加深第一类型离子重掺杂区域的深度，从而将沟槽下移，避免了从栅极氧化层减薄位置处传递下来的第二类型离子进入第一类型离子重掺杂区域，降低了对沟槽的影响，提高了SGT MOSFET的阈值电压的均一性，从而提高了功率半导体器件的品质。

技术领域

本发明涉及半导体集成电路制造领域，特别涉及一种功率半导体器件及其制作方法。

背景技术

为了实现LSI(Large-Scale Integration；大规模集成电路)的高集成化与高性能化，而提出有SGT(SGT，Split gate trench)MOSFET，该SGT MOSFET为形成柱状半导体层于半导体衬底的表面，且具有以环绕柱状半导体层的方式而形成于其侧壁的栅极的纵型栅极晶体管。由于SGT MOSFET于垂直方向配置漏极、栅极、以及源极，故相较于现有技术的平面型晶体管，可大幅缩小晶体管的占有面积。而传统的SGT MOSFET的阈值电压均一性较差，造成的功率半导体器件中的各SGT MOSFET的阈值电压存在差异，同时使得不同功率半导体器件之间的阈值电压存在差异，从而造成的产品的品质较差。

因此，需要一种功率半导体器件及其制作方法，以提高功率半导体器件的SGTMOSFET的阈值电压均一性，以提高产品的品质。

发明内容

本发明提供了一种功率半导体器件及其制作方法，以解决上述问题。

本发明提供一种功率半导体器件的制作方法，包括以下步骤：

步骤S1：在半导体衬底中形成若干沟槽，所述沟槽中形成有屏蔽栅多晶硅层，以及位于所述屏蔽栅多晶硅层外侧的栅极多晶硅层，所述屏蔽栅多晶硅层和栅极多晶硅层之间通过一氧化层隔离；

步骤S2：在所述沟槽外侧的半导体衬底中执行第一类型离子轻掺杂工艺，以形成第一类型离子轻掺杂区域，所述第一类型离子轻掺杂区域距离所述半导体衬底的表面的距离为a；

步骤S3：在所述沟槽外侧的半导体衬底中执行第一类型离子重掺杂工艺，以形成第一类型离子重掺杂区域，所述第一类型离子重掺杂区域位于第一类型离子轻掺杂区域的下方，所述第一类型离子重掺杂区域距离所述半导体衬底的表面的距离为b；

步骤S4：在所述沟槽外侧的半导体衬底的表面执行第二类型离子重掺杂工艺，以形成第二类型离子重掺杂区域，所述第二类型离子重掺杂区域位于所述第一类型离子重掺杂区域的上方，所述第二类型离子重掺杂区域与所述第一类型离子重掺杂区域通过所述第一类型离子轻掺杂区域连接，以形成源极，从而形成SGT MOSFET，最终形成功率半导体器件。

可选的，步骤S2具体包括以下步骤：

在所述半导体衬底上形成图形化的掩膜层，所述图形化的掩膜层暴露出形成第一类型离子轻掺杂区域的半导体衬底，所述第一类型离子轻掺杂区域位于所述沟槽的外侧；

以所述图形化的掩膜层为掩膜，在所述半导体衬底中执行第一类型离子轻掺杂工艺，以形成第一类型离子轻掺杂区域。

进一步的，所述第一类型离子轻掺杂工艺包括P型离子轻掺杂工艺。

进一步的，所述第一类型离子轻掺杂的能量为50Kev～80Kev，剂量为1E12 cm-2～1E13cm-2，所述第一类型离子轻掺杂工艺在离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0°。

可选的，步骤S3具体包括：

以所述图形化的掩膜层为掩膜，在所述半导体衬底中执行第一类型离子重掺杂工艺，以形成第一类型离子重掺杂区域。