[发明专利]存储器元件及其制造方法

说明书

一种半导体存储器结构及其制造方法。在一方面，在第一阶中的介电层的第一叠层上形成介电层的中间叠层。然后，部分或完全刻蚀介电层的中间叠层并在其上沉积接着垫层。响应于平坦化接着垫层以暴露介电层的中间叠层的顶面，在经平坦化的接着垫层上方沉积介电层的第二叠层。通过刻蚀存储器元件的阶梯区中的介电层的第二叠层、介电层的中间叠层和介电层的第一叠层而形成阶梯。所述阶梯位于中央接着垫的一端附近，其中阶梯的台阶在中央接着垫的厚度内形成。

技术领域

本公开属于半导体和存储器技术领域，涉及一种存储器元件及其制造方法。

背景技术

近年来，半导体存储器元件的储存容量一直在增加，并且这种存储器元件的结构也在不断变化。对存储器元件的需求集中在小尺寸和大存储容量上。为了满足此需求，已经广泛地探索了三维(3D)存储器元件，例如3D NAND闪存存储器元件，以具有竞争力的成本来实现增加的存储单元密度。为了制造3D NAND闪存存储器元件，目前使用先进的字线构图，并通过重复的阶梯(staircase)刻蚀和硬掩膜修整工艺，以为存储器元件中的字线接点(contact)产生阶梯。

发明内容

本公开描述了用于制造存储器元件的方法。存储器元件包括周边区、阶梯区和位于存储器阵列区的第一阶中的多个存储单元。一种制造存储器元件的方法开始于在存储器元件的上述区域中的介电层的第一叠层上形成介电层的中间叠层。之后，刻蚀介电层的中间叠层的一个或多个介电层(其上沉积有接着垫层)。接着垫层位于经刻蚀的介电层的中间叠层上方，并位于存储器元件的周边区、阶梯区和存储器阵列区域中。在接下来的步骤中，将沉积的接着垫层平坦化，以暴露介电层的中间叠层的顶面并形成中央接着垫。所述方法进一步包括在中央接着垫上方形成介电层的第二叠层，并刻蚀穿过介电层的第二叠层、介电层的中间叠层和介电层的第一叠层，以在存储器元件的阶梯区中形成阶梯。如详细描述中所述，介电层的第一叠层、介电层的第二叠层和介电层的中间叠层包括不同组成的交替介电层。

另外，本公开描述了包括存储器阵列区、中央接着垫、阶梯区和周边区的存储器元件。在一个示例性的存储器元件中，存储器阵列区包括垂直排列的多个阶。所述多个阶中的每一个包括多个存储单元和分别耦接到所述多个存储单元的多个字线。中央接着垫位于所述多个阶中的两个相邻阶之间。此外，存储器元件的阶梯区包括邻近中央接着垫的一端的阶梯以及与阶梯连接的多个导电柱。具体而言，阶梯的一个或多个台阶形成在中央接着垫的厚度范围内。存储器元件的周边区包括多个介电层的叠层以及向下穿过所述多个介电层的叠层的通孔接点。

此外，本公开内容描述了包括周边区以及存储器体阵列区的存储器元件。周边区包括多个介电层的叠层。存储器体阵列区包括垂直排列的多个阶。存储器阵列区包括多个存储单元以及分别与所述多个存储单元耦接的多个字线。存储器元件还包括阶梯区，在其中制造有阶梯。阶梯包括从存储器元件的存储器阵列区延伸的多个字线的部分。特别地，存储器元件包括中央接着垫，其位于存储器阵列区中的阶梯之间。在所述架构中，中央接着垫的顶面和底面与存储器元件的周边区中的介电层之间的两个相应的过渡界面(transitioninterface)共面。

本公开的另一方面的特征在于，介电层包括一对氧化硅层和氮化硅层、一对氧化硅层和多晶硅层、一对氮化硅层和多晶硅层、一对氧化硅层和钨层或一组氧化硅层、氮化硅层和多晶硅层。

在某些情况下，存储器元件的中央接着垫的厚度等于存储器元件的周边区中的一个或多个连续的介电层的厚度的总和。

为了说明的目的，以下描述涉及用于3D存储器元件的阶梯和相关的制造方法。本公开可以应用于具有浮置栅极(FG)或电荷俘获(CT)栅极的3D NAND存储器元件。此外，3D存储器元件可具有各种架构，包括在存储器阵列下的CMOS(CUA)和在存储器阵列附近的CMOS(CNA)。

一个或多个实施例的细节在附图和以下描述中阐述。根据说明书、附图和申请专利范围，其他方面、特征和优点将是显而易见的。

附图说明

图1为示例性存储器元件。