[发明专利]C形沟道部半导体器件及其制造方法及包括其的电子设备

说明书

公开了一种C形沟道部半导体器件及其制造方法及包括这种半导体器件的电子设备。根据实施例，半导体器件可以包括：衬底上的沟道部，沟道部包括截面呈C形的弯曲纳米片或纳米线；相对于衬底分别处于沟道部的上下两端的源/漏部；以及围绕沟道部的外周的栅堆叠。

技术领域

本公开涉及半导体领域，更具体地，涉及具有C形纳米片或纳米线沟道部的半导体器件及其制造方法及包括这种半导体器件的电子设备。

背景技术

随着半导体器件的不断小型化，提出了各种结构的器件例如鳍式场效应晶体管(FinFET)、多桥沟道场效应晶体管(MBCFET)等。但是，这些器件在增加集成密度和增强器件性能方面由于器件结构的限制而改进的空间仍然不能满足要求。

另外，由于光刻和刻蚀等工艺波动，竖直纳米片或纳米线器件如金属氧化物半导体场效应晶体管(MOSFET)难以控制纳米片或纳米线的厚度或直径。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种具有C形纳米片或纳米线沟道部的半导体器件及其制造方法及包括这种半导体器件的电子设备。

根据本公开的一个方面，提供了一种半导体器件，包括：衬底上的沟道部，沟道部包括截面呈C形的弯曲纳米片或纳米线；相对于衬底分别处于沟道部的上下两端的源/漏部；以及围绕沟道部的外周的栅堆叠。根据实施例，沟道部可以包括在相对于衬底的横向方向上依次叠置且各自的截面呈C形的多个弯曲纳米片或纳米线。

根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上设置第一材料层、第二材料层和第三材料层的堆叠；将所述堆叠构图为脊状结构，所述脊状结构包括彼此相对的第一侧和第二侧以及彼此相对的第三侧和第四侧；在第三侧和第四侧，使第二材料层的侧壁相对于第一材料层和第三材料层的侧壁横向凹入，从而限定第一凹入部；在第一凹入部中形成第一位置保持层；在第一侧和第二侧，使第二材料层的侧壁相对于第一材料层和第三材料层的侧壁横向凹入，从而限定第二凹入部；在第二材料层被第二凹入部露出的表面上至少形成第一沟道层；在第二凹入部的剩余空间中形成第二位置保持层；在第一材料层和第三材料层中形成源/漏部；在所述脊状结构中形成条形开口，从而将所述脊状结构分为分别处于第一侧和第二侧的两部分；通过开口，去除第二材料层以露出第一沟道层，从而限定第三凹入部；在第三凹入部中形成第三位置保持层；在衬底上形成隔离层，隔离层的顶面不低于第一材料层的顶面且不高于第二材料层的底面；去除第一位置保持层、第二位置保持层和第三位置保持层；以及在隔离层上围绕沟道层形成栅堆叠，所述栅堆叠具有嵌入到由于第一位置保持层、第二位置保持层和第三位置保持层的去除而留下的空间中的部分。根据实施例，可以形成单个或多个沟道层。例如，可以在第二材料层被第二凹入部露出的表面上仅形成单个沟道层即第一沟道层。在形成多个沟道层的情况下，可以在第二材料层被第二凹入部露出的表面上形成多个沟道层，或者可以在第二材料层被第二凹入部露出的表面上形成一个或多个沟道层且在所形成的沟道层被第三凹入部露出的表面上形成另外的沟道层。

根据本公开的另一方面，提供了一种电子设备，包括上述半导体器件。

根据本公开的实施例，提出了一种新型结构的半导体器件，可以具有高性能和高密度的优点。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1至22示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段；

图23(a)至图36示意性示出了根据本公开另一实施例的制造半导体器件的流程中的一些阶段；以及

图37和38示意性示出了根据本公开另一实施例的制造半导体器件的流程中的一些阶段，其中：

图5(a)、6(a)、18(a)、19、20(a)、21(a)、22、32(a)、33、34(a)、35(a)、36是俯视图；