[发明专利]半导体器件及其制造方法及包括其的电子设备

说明书

本发明公开了一种半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据实施例，半导体器件可以包括：衬底上的纳米片叠层，包括在相对于衬底的竖直方向上彼此间隔开的多个纳米片，所述多个纳米片中至少一个纳米片具有沿第一取向的第一部分，第一部分的上表面和下表面中至少之一与衬底的水平表面不平行。

技术领域

本公开涉及半导体领域，更具体地，涉及半导体器件及其制造方法以及包括这种半导体器件的电子设备。

背景技术

提出了各种不同的结构来应对半导体器件进一步小型化的挑战，例如鳍式场效应晶体管(FinFET)以及多桥沟道场效应晶体管(MBCFET)。对于FinFET，其进一步缩小受限。MBCFET具有前景，但是其性能和集成度需要进一步增强。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种半导体器件及其制造方法以及包括这种半导体器件的电子设备，以便通过改变半导体表面的取向来优化器件性能。

根据本公开的一个方面，提供了一种半导体器件，包括：衬底上的纳米片叠层，包括在相对于衬底的竖直方向上彼此间隔开的多个纳米片，所述多个纳米片中至少一个纳米片具有沿第一取向的第一部分，第一部分的上表面和下表面中至少之一与衬底的水平表面不平行。

根据本公开的另一方面，提供了一种半导体器件，包括衬底上的第一器件和第二器件。第一器件包括在相对于衬底的竖直方向上彼此间隔开叠置的多个第一纳米片。第二器件包括在相对于衬底的竖直方向上彼此间隔开叠置的多个第二纳米片。至少一个第一纳米片具有沿第一取向的第一部分，至少一个第二纳米片具有沿不同于第一取向的第二取向的第二部分。

根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上形成图案，所述图案至少具有沿第一取向的第一表面，其中第一表面与衬底的水平表面不平行；在形成有所述图案的衬底上形成牺牲层和沟道层交替设置的叠层，其中，至少一个沟道层的上表面和下表面中至少之一的至少一部分沿着所述第一取向。

根据本公开的另一方面，提供了一种电子设备，包括上述半导体器件。

根据本公开的实施例，半导体器件可以具有不平行于衬底水平表面的结构。通过不同取向的表面，可以实现性能调整和优化。例如，这种结构可以用于沟道，以优化载流子迁移率。在这种结构用作沟道的情况下，该半导体器件可以是多桥沟道场效应晶体管(MBCFET)。另外，沟道可以呈曲折或波浪形状，从而可以得到多波浪桥沟道场效应晶体管(MWCFET)。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1至20(b)示出了根据本公开实施例的制造半导体器件的流程中部分阶段的示意图；

图21示出了根据本公开实施例的互补金属氧化物半导体(CMOS)配置的示意图；

图22至30示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图，

其中，图1至11、12(a)、16(a)、20(a)、21至30是沿AA′线的截面图；

图12(b)、13(b)、19(b)、20(b)是俯视图，俯视图中示出了AA′线、BB′线的位置；

图13(a)、14、15、16(b)、18、19(a)是沿BB′线的截面图；

图17(a)和17(b)是沟道层周围的栅堆叠部分的放大图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式