[发明专利]形成多层垂直NOR型存储器串阵列的方法

说明书

提供了一种使用镶嵌局部位线形成3维垂直NOR型存储器串阵列的方法。本发明的方法还通过分两步蚀刻局部字线来避免条带化。通过分两步刻蚀局部字线，降低了局部字线的堆叠体(“字线堆叠体”)的图案化和蚀刻的深宽比，这提高了字线堆叠体的结构稳定性。

相关申请的交叉引用

本申请涉及并要求于2018年12月7日提交的美国临时申请(“临时申请”)的优先权，序列号62/777,000，题为“Methods for Forming Multilayer Horizontal NOR-typeThin-film Memory Strings”。

本发明还涉及于2018年8月21日提交的美国专利申请(“非临时申请I”)，序列号16/107,732，题为“Three-Dimensional vertical NOR Flash Thin film TransistorStrings”，其是2017年12月11日提交的美国专利申请序列号15/837,734且题为“Three-Dimensional vertical NOR Flash Thin film Transistor Strings”的继续申请，其是2016年11月4日提交的美国专利申请序列号15/343,332且题为“Three-Dimensionalvertical NOR Flash Thin film Transistor Strings”的分案申请，其与以下相关并要求其优先权：(i)美国临时专利申请，序列号62/260,137，题为“Three-Dimensional verticalNOR Flash film Transistor Strings”，于2015年11月25日提交。

本申请还与以下申请相关：美国临时专利申请(“临时专利申请II”)，序列号62/625,818，题为“Three-dimensional Vertical NOR Flash Thin-film TransistorStrings”，于2018年2月2日提交；(ii)美国专利申请(“临时申请III”)，序列号62/630,214，题为“Three-dimensional Vertical NOR Flash Thin-film Transistor Strings”，于2018年3月13日提交；以及(iii)美国临时专利申请(“临时申请IV”)，序列号62/771,922，题为“Staircase Structures for Electrically Connecting Multiple HorizontalConductive Layers of a 3-Dimensional Memory Device”，提交于2018年11月27日。

非临时申请以及临时申请I、II、III和IV的公开内容通过引用整体并入本文中。

背景技术

1.技术领域

本发明涉及3维存储器结构。特别地，本发明涉及以垂直NOR型存储器串的阵列组织的3维存储器结构。

2.相关技术的讨论

形成垂直NOR型存储器串阵列的方法之前已经描述过；例如，形成这种存储器阵列的各种变体在以上通过引用并入的非临时申请和临时申请II和III中公开。

发明内容

根据本发明的一个实施例，提供了一种利用镶嵌局部垂直位线形成3维垂直NOR型存储器串阵列的方法。本发明的方法还通过分两步蚀刻局部字线来避免条带化。通过分两步刻蚀局部字线，降低了局部字线的堆叠体(“字线堆叠体”)的图案化和蚀刻的深宽比，这提高了字线堆叠体的结构稳定性。本发明还解决了在两个步骤中蚀刻字线条带时附带的对准问题。

通过结合附图考虑以下详细描述，可以更好地理解本发明。

附图说明

图1示出了设置在导电层(“全局互连线”)5上并与其隔离的存储器结构10，其包括多个导体，每个导体沿着第一方向(X方向)延伸。