[发明专利]半导体装置和使用其的电力转换装置

说明书

提供高性能且高可靠性的功率半导体装置。半导体装置具有：形成于SiC基板(107)的第一主面且具有比SiC基板的杂质浓度低的杂质浓度的第一导电型的外延层(101)，形成于外延层的第二导电型的第一主体层和第二主体层(102)，形成于第一主体层的第一导电型的源极区域(103)，与作为被第一主体层和第二主体层夹着的外延层的JFET区域(104)和第一主体层相接且具有比外延层的杂质浓度高的杂质浓度的第一导电型的第一区域(105)，形成于JFET区域的第二导电型的第二区域(130)，在源极区域、第一主体层和第一区域中延伸而形成的沟槽(106)，形成于沟槽的内壁的绝缘膜(110)和形成于沟槽的绝缘膜上的栅极电极(111)。

技术领域

本发明涉及功率半导体装置和使用其的电力转换装置、电机系统、汽车、铁道车辆。

背景技术

以往，在作为功率半导体设备之一的功率金属绝缘膜半导体场效应晶体管(MISFET：Metal Insulator Semiconductor Field Effect Transistor)中，主流是采用硅(Si)基板的功率MISFET(以下，记为Si功率MISFET)。

与此相对，采用碳化硅(SiC)基板(以下，记为SiC基板)的功率MISFET(以下，记为SiC功率MISFET)与Si功率MISFET相比，能够高耐压化和低损耗化。因此，在节电和考虑环境型逆变器技术领域中，尤其受到关注。

SiC功率MISFET与Si功率MISFET相比，在相同耐压下能够使导通电阻低电阻化。这是由于碳化硅(SiC)的绝缘破坏电场强度比硅(Si)的绝缘破坏电场强度大大约7倍，能够使作为漂移层(drift layer)的外延层变薄。但是，如果考虑要由碳化硅(SiC)得到的本来特性，还不能说得到了充分的特性，从能量利用率高的观点，期待导通电阻的进一步降低。

专利文献1中公开了：对于现有的DMOS(Double diffused Metal OxideSemiconductor，双扩散金属氧化物半导体)结构的高沟道寄生电阻，在(0001)面的基板中形成沟槽以在主体层内部挖出槽，从而利用沟道移动度高的(11-20)面、(1-100)面扩大有效的沟道宽度(以下，将该结构称为沟槽型DMOS)。由此，能够不损害关闭时的沟槽底部的可靠性而降低沟道寄生电阻，降低导通电阻。

此外，专利文献2中公开了一种结构，通过在基板表面较浅地形成与主体层相同极性的杂质区域(以后，称为电场缓和层)，从而提高沟槽型DMOS的耐压。

现有技术文献

专利文献

专利文献1：国际公开第2015/177914号

专利文献2：国际公开第2016/116998号

发明内容

发明要解决的课题

专利文献1的沟槽型DMOS中，由于要在主体层内形成沟槽底部，因而需要形成比主体层更高浓度的电流扩散层。该电流扩散层与外延层相比是非常高的浓度，因而难以形成设备高耐压化所需的空乏层，会有降低耐压的危险。此外，由于电流扩散层-主体层之间相对形成位置的相互抵消(以后，称为错位(合わせ偏移))，会在主体层间存在的JFET区域内形成高浓度区域，阻碍空乏化，其结果是，由芯片内的最弱单位(セル)决定的耐压有可能大幅下降。

需说明的是，专利文献2的电场缓和层由于形成在基板表面，因此对于电流扩散层的错位没有效果。

本发明的目的在于，提供一种半导体装置，其能够改善因沟槽型DMOS的电流扩散层导致的耐压下降，能够期待高性能和高可靠性。

解决课题的方法