[发明专利]半导体装置

说明书

在级联连接有JFET(10)和MOSFET(20)的半导体装置中，JFET(10)具备漂移层(113)、配置在漂移层(113)上的沟道层(114)、形成在沟道层(114)的表层部且与沟道层(114)相比为高杂质浓度的源极层(115)、在沟道层(114)中形成得比源极层(115)深的栅极层(13)、在沟道层(114)中形成得比源极层(115)深且与栅极层(13)分离的体层(116)、隔着漂移层(113)而配置在与源极层(115)相反的一侧的漏极层(111)。而且，使栅极层(13)与体层(116)之间的耐压比MOSFET(20)的耐压低。

关联申请的相互参照

本申请基于2018年11月7日申请的日本专利申请第2018－209870号，这里通过参照而并入其记载内容。

技术领域

本发明涉及将结型FET(Field Effect Transistor：以下简记为JFET)与MOSFET(Metal Oxide Semiconductor Field Effect Transistor的简写)级联连接(cascodeconnected)而成的半导体装置。

背景技术

以往，提出了将设为常通型的JFET与设为常断型的MOSFET级联连接而成的半导体装置。另外，JFET例如使用碳化硅基板、氮化镓基板等而构成，MOSFET例如使用硅基板而构成。

这样的半导体装置中，在连接电源而施加了电压偏置时，在JFET及MOSFET中产生漏电流，在JFET的漏电流比MOSFET的漏电流大的情况下，未流尽的电荷被蓄积于MOSFET。而且，在MOSFET中，通过PN结的反偏压的大小增加并击穿，从而成为流通JFET的漏电流的状态。该情况下，在MOSFET中，击穿状态持续继续，因此有可能发生栅极寿命的降低、阈值电压的变动等。

因此，例如，在专利文献1中提出了与MOSFET并联地连接外接的旁路电阻。由此，JFET的漏电流也通过旁路电阻而排出，因此能够抑制MOSFET击穿。

现有技术文献

专利文献

专利文献1：日本特开2017―59697号公报

发明内容

但是，上述半导体装置由于设为具有旁路电阻的半导体装置，因此在安装了半导体装置后难以进行MOSFET的耐压等的特性检查。

本发明的目的在于，提供在级联连接有JFET和MOSFET的半导体装置中能够抑制MOSFET持续击穿、并且在安装后也能够抑制难以进行MOSFET的特性检查的情况的半导体装置。

根据本发明的1个方案，半导体装置具备具有源极电极、漏极电极、栅极电极的JFET以及具有源极电极、漏极电极、栅极电极的MOSFET，JFET和MOSFET通过将JFET的源极电极与MOSFET的漏极电极电连接而级联连接，JFET具有第1导电型的漂移层、配置在漂移层上的第1导电型的沟道层、形成在沟道层的表层部并与沟道层相比为高杂质浓度的第1导电型的源极层、在沟道层中形成得比源极层深且作为栅极电极的第2导电型的栅极层、在沟道层中形成得比源极层深且与栅极层分离的第2导电型的体层、隔着漂移层而配置在与源极层相反的一侧的漏极层、与源极层及体层电连接的源极电极、以及与漏极层电连接的漏极电极，栅极层与体层之间的耐压比MOSFET的耐压低。

由此，栅极层与体层之间的耐压被设为MOSFET的耐压以下。因此，在JFET中产生了漏电流时，在MOSFET击穿之前，漏电流容易经由栅极层被排出。从而，能够抑制MOSFET击穿，还能够抑制MOSFET成为持续击穿的状态。并且，由于也不需要与MOSFET并联地配置外接电阻等，因此还能够抑制在安装半导体装置后难以进行MOSFET的特性检查的情况。