[实用新型]一种时钟分频校准电路

权利要求书

1.一种时钟分频校准电路，其特征在于，包括时钟分频电路和分频时钟校准电路；

所述时钟分频电路用于基于输入的采样时钟信号输出占空比可选择的时钟分频信号，作为待校准时钟分频信号；

所述分频时钟校准电路用于基于输入的待校准时钟分频信号输出已校准时钟分频信号，所述已校准时钟分频信号的上升沿与下降沿与采样信号的上升沿和下降沿对齐。

2.根据权利要求1所述的时钟分频校准电路，其特征在于，所述时钟分频电路包括缓冲器和M个分频D触发器，分别为第一分频D触发器、第二分频D触发器……第i分频D触发器……第M分频D触发器；其中M∈N*，M2，M为偶数；i∈N*，iM；

所述第一分频D触发器的输入端D接高电平，所述第i分频D触发器的正向输出端Q接所述第i+1分频D触发器的输入端D；

所述第M分频D触发器的反向输出端接所述缓冲器的输入端；所述第i分频D触发器的清零端口均接所述缓冲器的输出端；

所述M个分频D触发器的时钟输入端口clk均接所述采样时钟信号。

3.根据权利要求2所述的时钟分频校准电路，其特征在于，所述缓冲器可采用一个或多个反相器串联的电路结构。

4.根据权利要求3所述的时钟分频校准电路，其特征在于，所述分频时钟校准电路包括第一延时电路、反相器、校准D触发器、或非门、第二延时电路和或门；

所述采样时钟信号分别连接第一延时电路和反相器的输入端，用于输出采样时钟延迟信号和采样时钟反相信号；所述校准D触发器的时钟输入端口接入所述采样时钟反相信号，其输入端D接入待校准时钟分频信号的前一级分频D触发器的反向输出，其清零端连接至高电平；

所述校准D触发器的正向输出端与所述第一延时电路的输出端连接至所述或非门，共同作为所述或非门的输入；

所述第二延时电路输入端连接待校准信号，其输出端与所述或非门的输出端连接至所述或门，共同作为所述或门的输入；所述或门的输出即为已校准时钟分频信号。

5.根据权利要求4所述的时钟分频校准电路，其特征在于，所述第一延时电路可采用一个或多个反相器串联的电路结构。

6.根据权利要求4所述的时钟分频校准电路，其特征在于，所述第一延时电路采用延时大小可调的延时电路结构，通过外部数字信号可对所述延时电路的延时大小进行调控。