[实用新型]一种PCIe启动装置

说明书

本实用新型公开一种PCIe启动装置，包括MCU、三极管T1、三极管T2、三极管T3和滤波电路，MCU的输入端A与PERST信号相连，输出端B连接三极管T1的基极，三极管T1的集电极连接PERST信号，三极管T1的发射极通过滤波电路连接至PCIe设备端的PHY接口，MCU的输出端C连接至三极管T2的基极，输出端D连接三极管T2的集电极，三极管T2的发射极连接至三极管T3的基极，三级管T3的集电极连接至PCIe设备端的PHY接口，三级管T3的集电极又通过电阻R6连接至电源Vcc，三极管T3的发射极接地。本实用新型可以有效地抑制高频和低频扰动，由MCU智能的控制选择两种滤波去扰方式，解决现有技术低频干扰无法滤波的问题。

技术领域

本实用新型涉及一种PCIe启动装置，用于解决PCIe设备在启动过程的复位异常。

背景技术

随着现代电子信息技术的发展，PCIe接口广泛的出现在各种应用场景，如SSD存储系统和显卡接口等；像其他高速串口一样，PCIe也有自己的一套上电复位流程；但一般的启动复位方法有时会引入干扰脉冲，直接导致启动失败；这类问题在基于FPGA开发的PCIe板卡中相对更为常见。

进行PCIe板级调试时，有时会出现接口异常进而导致通信失效的情况；其中一种常见原因就是复位信号的异常；按照标准，上电复位应该如图1所示：

如图1所示，关键信号是PERST，该信号低有效；在上电后PERST应该维持100ms低电平复位才能成功，之后PCIe接口间的link才能成功建链；图1是理想情况下的上电启动过程，实际过程尤其是板级调试过程中，PERST有时会混入干扰脉冲（占空比大约1:1的高低电平交替的变化信号），这其中有了高电平导致PERST维持低电平的时间不足100ms；这些干扰脉冲周期比PERST有效时间短（类似于毛刺干扰），即频率相对较高（频率是周期的倒数）。

传统的方法是直接将PERST信号接到PCIe设备端的PHY接口上，只用一个滤波电容来消除上述的影响（也有的会再加一个电感LC）；但对于PCIe的PERST信号来说，周期小于100ms的（即频率大于10Hz）干扰信号都应考虑去除；如果混入的干扰频率很高，滤波电容的效果相对较好，但但若混入的干扰频率较低（如接近10Hz）滤波电容在抑制低频干扰时需要很大的时间常数（即相应的电容值和电阻值都要很大）且滤波的效果也会明显下降；过大的电容充电时间更长，对于PCIe的存储设备有时会导致掉盘或接口识别不到的问题。

发明内容

本实用新型要解决的技术问题是提供一种PCIe启动电路，可以有效地抑制高频和低频扰动，由MCU智能的控制选择两种滤波去扰方式，解决现有技术低频干扰无法滤波的问题。

为了解决所述技术问题，本实用新型采用的技术方案是：一种PCIe启动装置，包括MCU、三极管T1、三极管T2、三极管T3和滤波电路，MCU的输入端A与PERST信号相连，输出端B连接三极管T1的基极，三极管T1的集电极连接PERST信号，三极管T1的发射极通过滤波电路连接至PCIe设备端的PHY接口，MCU的输出端C连接至三极管T2的基极，输出端D连接三极管T2的集电极，三极管T2的发射极连接至三极管T3的基极，三级管T3的集电极连接至PCIe设备端的PHY接口，三级管T3的集电极又通过电阻R6连接至电源Vcc，三极管T3的发射极接地。

进一步的，滤波电路为RC滤波电路，包括电阻R1和电容C1，电阻R1连接于三极管T1的发射极与PHY接口之间，电容C1连接于电阻R1连接PHY接口的一端与地之间。

进一步的，滤波电路包括运算放大器U1、电阻R3、R4、R5和电容C2，三极管T1的发射极通过电阻R4连接至运算放大器U1的正相输入端，电阻R3一端接地，另一端连接运算放大器U1的反相输入端，运算放大器的输出端连接至PCIe设备端的PHY接口，电阻R5连接在运算放大器的反相输入端与输出端之间。

进一步的，三极管T2的发射极与三极管T3的基极之间连接有阻抗匹配电阻R2。