[发明专利]半导体装置的制造方法

说明书

本发明描述集成扇出装置、晶圆级封装以及其制造方法。管芯附接衬垫和调平膜用以将多个异质半导体管芯附接到衬底以在第一位准处对准半导体管芯的外部触点。调平膜还可在包封体的沉积期间使用以至少部分地填充半导体管芯之间的间隙。一旦将调平膜去除，便在半导体管芯上方和由调平膜在包封期间留下的包封体的凹部内形成保护层。在保护层上方形成重布线层和外部接点以形成集成扇出装置，且可将中介物附接到重布线层以形成晶圆级封装。

技术领域

本发明的实施例是有关于一种半导体装置的制造方法。

背景技术

半导体行业通过使最小特征大小不断降低而持续提高各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度(integration density)，这实现将更多组件，因而将更多功能集成到给定区域中。具有高功能性的集成电路需要许多输入/输出衬垫。然而，在小型化至关重要的应用中，可能需要较小封装。

集成扇出(Integrated Fan Out，InFO)封装技术变得越来越普及，尤其在与晶圆级封装(Wafer Level Packaging，WLP)技术组合时，在所述晶圆级封装技术中，集成电路封装于通常包含重布线层(redistribution layer，RDL)或用以对封装的接触衬垫进行扇出布线的后钝化内连线的封装中，以使得可以比集成电路的接触衬垫更大的间距形成电触点。这类所得封装结构提供具有相对较低成本的高功能密度和高性能封装。晶圆制作工艺(例如背侧研磨、化学机械平面化(chemical mechanical planarization，CMP)、退火(annealing)以及类似工艺)向所制作封装的材料和结构引入应力(例如晶圆翘曲、热循环以及类似应力)。这些应力可导致缺陷，例如模制化合物和重布线层的微开裂，从而导致较低生产良率、材料浪费、较高生产成本以及增加的生产时间。

发明内容

本发明实施例提供一种半导体装置的制造方法，包括以下步骤。使用第一管芯附接衬垫将第一半导体装置附接到衬底。使用第二管芯附接衬垫将第二半导体装置附接到衬底。使用包封体填充第一管芯附接衬垫与第二管芯附接衬垫之间的间隙且至少部分地填充第一半导体装置与第二半导体装置之间的间隙。在包封体上方以及第一半导体装置和第二半导体装置上方沉积保护涂层，沉积保护涂层填充第一半导体装置与第二半导体装置之间的间隙的剩余部分。以及，在保护涂层上方形成重布线结构。

本发明实施例提供一种半导体装置的制造方法，包括以下步骤。在衬底上形成第一管芯附接衬垫和与第一管芯附接衬垫分隔的第二管芯附接衬垫。在第一管芯附接衬垫上放置第一半导体管芯，且在第二管芯附接衬垫上放置第二半导体管芯。在第一半导体管芯和第二半导体管芯上方放置调平膜。使用调平膜将第一半导体管芯和第二半导体管芯调平到第一位准。在衬底上方沉积模制化合物且至少部分地填充在第一半导体管芯与第二半导体管芯之间从衬底到调平膜的管芯间隙，调平膜与模制化合物之间的界面处于或低于第一半导体管芯和第二半导体管芯的拐角区域。去除调平膜。在模制化合物以及第一半导体管芯和第二半导体管芯上方沉积介电层。以及在介电层上方形成重布线层。

本发明实施例提供一种半导体装置，包括第一半导体管芯、第二半导体管芯、包封体、保护层以及重布线结构。第一半导体管芯具有第一外部触点。第二半导体管芯具有第二外部触点，其中第一外部触点和第二外部触点安置于同一位准处。包封体至少部分地填充第一半导体管芯与第二半导体管芯之间的间隙。保护层位于包封体、第一半导体管芯以及第二半导体管芯上方，其中保护层与包封体之间的界面安置在第一半导体管芯与第二半导体管芯的侧壁之间。以及重布线结构位于保护层上方，其中重布线结构包括电耦合到第一外部触点中的至少一个的金属化物层。

附图说明

当结合附图阅读时，从以下详细描述最好地理解本公开的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，出于论述清楚起见，可任意增大或减小各种特征的尺寸。

图1A到图8示出根据一些实施例的形成集成扇出装置的中间步骤的横截面视图。