[发明专利]3D NAND高长径比串和沟道

说明书

本发明题为“3D NAND高长径比串和沟道”。本公开的方面涉及形成完整的层堆叠。形成完整的层堆叠可以包括在第一基板上形成第一层堆叠以及在第二基板上形成第二层堆叠。第一层堆叠可以结合到第二层堆叠。可以去除第一基板或第二基板。在结合第一层堆叠和第二层堆叠之前，可以在第一层堆叠中蚀刻一个或多个孔。在去除第二基板之后，可以在第二层堆叠中蚀刻一个或多个孔，其中第二层堆叠中的一个或多个孔中的每一个延伸到第一层堆叠中的一个或多个孔中的对应孔中。

相关专利申请的交叉引用

本专利申请要求2018年12月22日提交的美国临时专利申请62/784,424的提交日期的权益，其公开内容据此以引用的方式并入本文。

技术领域

本公开涉及3D NAND高长径比串和沟道。

背景技术

NAND存储器是一种非易失性存储技术。NAND存储器在强健的封装中提供了具有快速访问时间和低功耗的大存储容量，使其在许多现代电子设备(诸如固态硬盘、智能手机、闪存驱动器、存储卡、计算机等)中司空见惯。NAND存储器的密度(即存在于单个裸片上的存储器单元的数量)定义了NAND存储器的存储容量。

为增加NAND存储器的密度，开发了三维(3D)NAND。图1A示出了3D NAND存储器101的侧面剖视图。3D NAND存储器101包括存储器金字塔102。存储器金字塔102包括堆叠在基板110顶部的氧化硅103A-103E和氮化硅105A-105D的交替且均匀的层。氮化硅和氧化硅的交替层可以被称为堆叠。尽管图1示出了氮化硅和氧化硅的交替层，但在其他现有技术设计中，使用了氧化硅和多晶硅(或一些其他导电材料)的交替层。氮化硅层105A-105D可以被进一步处理，诸如被去除并且由钨或一些其他导电材料代替以形成字线。使用氧化硅和多晶硅的交替层形成的堆叠通常不需要用钨代替多晶硅层，而是使用多晶硅作为字线。为了清楚起见，在图1A和1B中示出了氮化硅层105A-105D，尽管在图1A和1B中所示的生产阶段，氮化硅层通常将被钨(或一些其他导电材料)代替。

基板110可以是硅或另一种材料，诸如玻璃。尽管形成金字塔102的一部分的堆叠示出为使用氧化硅和氮化硅组合的交替层形成，它也可以使用其他合适的电介质材料形成，包括但不限于多晶硅、氧氮化硅、碳氮化硅等。图1A示出了具有特定总体结构的示例3DNAND存储器101。其他3D NAND存储器可以具有不同的结构，但本文所述的所有3D NAND结构将具有使用本文所述的交替材料层形成的堆叠。

为了创建均匀的氧化硅和氮化硅(或多晶硅)层，生产诸如存储器金字塔102之类的存储器金字塔，以及最终的3D NAND存储器101，可能需要严格的层内均匀性和缺陷控制、最小的面内位移和氮化物收缩、施加热应力后的晶圆弯曲量最少，以及高氮化物和氧化物湿法蚀刻选择性，用于图案形成的准确性和电气性能。就这一点而言，随着堆叠中层数的增加，诸如增加到超过64，层内缺陷的机会增加，因为缺陷可能会通过堆叠传播，并且复合良率可能受到不利影响。

图2示出了通过在基板210上交替地层叠氧化硅和氮化硅层而在存储器堆叠201的生产期间遇到的典型缺陷的传播和扩展。就这一点而言，初始缺陷215发生在形成在氮化硅层203A上的氮化硅层205A的形成中。缺陷215导致在氮化硅层205A上形成的氧化硅层203B中的更大的缺陷225。缺陷的大小在每个后续层中增加，诸如分别在层205B、203C和205C中显示为缺陷235-255。诸如缺陷215之类的缺陷可能会在其传播通过后续层(诸如层203B-203D和205B-205C)时降低良率、诸如通过翘曲或弯曲来扩大存储器堆叠内的应力，并增加生产复杂性和管理。