[发明专利]一种肖特基势垒晶体管及其制备方法

说明书

本发明公开了一种肖特基势垒晶体管，包括：衬底；沟道区设置在衬底上方；源/漏区设置在衬底上方且同时设置在沟道区相对应的两侧；异质栅结构设置在沟道区远离衬底的一侧的上方，异质栅结构包括漏端栅和源端栅，漏端栅包括氧化层和多晶硅层；源端栅包括L型结构的栅介质层和金属栅层，栅介质层的一端面设置在沟道区上方，另一端面与漏端栅相邻接，金属栅层设置在栅介质层的L型结构内；侧墙包覆设置于异质栅结构的表面；杂质分凝区设置在源/漏区与沟道区界面处。同时还提供了一种肖特基势垒晶体管的制备方法。该方案集成异质栅、高迁移率沟道以及杂质分凝区有效提升器件开态电流，减弱器件的短沟道效应，增大器件的电流开关比，改善双极特性。

技术领域

本发明涉及半导体技术领域，具体涉及一种肖特基势垒晶体管及其制备方法。

背景技术

随着半导体器件的栅长不断缩小，制作工艺可达到纳米级别，肖特基源漏具有原子级突变结，低源漏串联电阻和接触电阻，低源漏工艺适宜集成高K金属栅等成为掺杂源漏晶体管的优点使用的频率越来越多。但是传统的肖特基势垒器件在开态时源/沟道的肖特基势垒高度较高，关态时漏/沟道的肖特基势垒高度较低，存在电流开关比低的问题。

发明内容

为了克服现有技术中肖特基势垒器件电流开关比低的技术问题，进而提供一种肖特基势垒晶体管及其制备方法，从而满足不同的设计需要。

本发明提供一种肖特基势垒晶体管，包括：

衬底；

沟道区，沟道区设置在衬底上方；

源/漏区，源/漏区设置在衬底上方，且同时设置在沟道区相对应的两侧；

异质栅结构，异质栅结构设置在沟道区远离衬底的一侧的上方，异质栅结构包括：漏端栅和源端栅，漏端栅包括在沟道区上依次形成的氧化层和多晶硅层组成的堆叠结构；源端栅包括栅介质层和金属栅层，栅介质层为L型结构，L型结构的栅介质层的一端面设置在沟道区上方，另一端面与漏端栅相邻接，金属栅层设置在栅介质层的L型结构内；

侧墙，侧墙包覆设置于异质栅结构的表面；

杂质分凝区，杂质分凝区设置在源/漏区与沟道区界面处。

进一步地，衬底包括硅衬底或SOI衬底中的任意一种。

进一步地，沟道区包括设置在衬底上第一材料层，第一材料层包括第IIIA族、第IVA族或第VA族中任意一种化合物半导体材料。

进一步地，沟道区还包括帽层，帽层设置在第一材料层远离衬底的一侧的上方，帽层包括Si，帽层厚度为1nm至5nm。

进一步地，杂质分凝区中的杂质包括B或Ga。

进一步地，氧化层为SiO₂层。

进一步地，栅介质层包括HfO₂或Al₂O₃中的任意一种材料，栅介质层的厚度为20A至30A；金属栅层包括Ti、W或Al中的任意一种金属材料，金属栅层的厚度为1000A至1200A。

进一步地，侧墙包括SiO₂或Si₃N₄中的任意一种材料。

本发明还提供一种肖特基势垒晶体管的制备方法，包括以下步骤：

提供衬底；

在衬底上依次沉积第二材料和第三材料以形成氧化层和多晶硅层，以衬底的上表面为刻蚀终止层，刻蚀部分氧化层和多晶硅层，露出部分衬底；