[发明专利]一种时钟分频校准电路

说明书

本申请公开了一种时钟分频校准电路，包括时钟分频电路和分频时钟校准电路；时钟分频电路用于基于输入的采样时钟信号输出占空比可选择的时钟分频信号，作为待校准时钟分频信号；分频时钟校准电路用于基于输入的待校准时钟分频信号输出已校准时钟分频信号，已校准时钟分频信号的上升沿与下降沿与采样信号的上升沿和下降沿对齐。本申请提供的时钟分频校准电路实现采样时钟的分频，且有多路不同占空比的分频时钟输出，可供多样化选择；同时分频时钟皆可与采样时钟上升沿对齐，且时钟高电平结束时刻也与采样时钟clk对齐，避免应用在不同模块的各时钟采样到的数据不一致，提高整体电路的精确度。

技术领域

本申请涉及集成电路，具体涉及一种时钟分频校准电路。

背景技术

在集成电路内部通常需要不同模块的时钟满足特定的时序要求。在ADC电路中，高速和高精度一直都是重要的设计目标。而流水线模数转换器(Pipelined ADC)是一种较为主流的ADC产品之一。为实现更高的精度，往往采用特定的算法用以对电路进行校准。在含校准结构的流水线模数转换器(Pipelined ADC)中包含主ADC和辅助ADC以及其他功能模块。为实现最终的校准功能，需要辅助ADC的量化采样时钟是主ADC的采样时钟的多种占空比的某一分频频率，且辅助ADC中的时钟上升沿控制的采样结束时刻需与主ADC保持相位结束时刻一致。若不对齐，会造成主ADC采样的数据与辅助ADC采样到的数据不一致，从而导致最终的输出精度下降。传统的时钟校准方法需要估计时钟失配的误差，通过各种手段对所需校准时钟采样后的输出进行补偿或者通过各种方式对时钟进行补偿，可能会采用到复杂的乘法器模块，减法器模块等，电路相对较复杂。

发明内容

发明目的：本申请的目的在于提供一种时钟分频校准电路，用于解决现有技术中分频信号与采样时钟上升沿及下降沿结束时不对齐、相位不一致的问题。

技术方案：本申请提供了一种时钟分频校准电路，包括时钟分频电路和分频时钟校准电路；

时钟分频电路用于基于输入的采样时钟信号输出占空比可选择的时钟分频信号，作为待校准时钟分频信号；

分频时钟校准电路用于基于输入的待校准时钟分频信号输出已校准时钟分频信号，已校准时钟分频信号的上升沿与下降沿与采样信号的上升沿和下降沿对齐。

进一步地，时钟分频电路包括缓冲器和M个分频D触发器，分别为第一分频D触发器、第二分频D触发器……第i分频D触发器……第M分频D触发器；其中M为正整数即M∈N*，M>2，M为偶数；i∈N*，i<M；

第一分频D触发器的输入端D接高电平，第i分频D触发器的正向输出端Q接第i+1分频D触发器的输入端D；

第M分频D触发器的反向输出端接缓冲器的输入端；第i分频D触发器的清零端口均接缓冲器的输出端；

M个分频D触发器的时钟输入端口clk均接采样时钟信号。

进一步地，缓冲器可采用一个或多个反相器串联的电路结构。

进一步地，分频时钟校准电路包括第一延时电路、反相器、校准D触发器、或非门、第二延时电路和或门；

采样时钟信号分别连接第一延时电路和反相器的输入端，用于输出采样时钟延迟信号和采样时钟反相信号；校准D触发器的时钟输入端口接入采样时钟反相信号，其输入端D接入待校准时钟分频信号的前一级分频D触发器的反向输出，其清零端连接至高电平；

校准D触发器的正向输出端与第一延时电路的输出端连接至或非门，共同作为或非门的输入；

第二延迟电路输入端连接待校准信号，其输出端与或非门的输出端连接至或门，共同作为或门的输入；或门的输出即为已校准时钟分频信号。

进一步地，第一延时电路可采用一个或多个反相器串联的电路结构。