[发明专利]一种利用栅隔离技术提高电路系统ESD防护性能的方法有效
| 申请号： | 201911132334.3 | 申请日： | 2019-11-19 |
| 公开（公告）号： | CN111223855B | 公开（公告）日： | 2021-12-03 |
| 发明（设计）人： | 梁海莲;许强;顾晓峰 | 申请（专利权）人： | 江南大学 |
| 主分类号： | H01L27/02 | 分类号： | H01L27/02;H01L21/8249 |
| 代理公司： | 哈尔滨市阳光惠远知识产权代理有限公司 23211 | 代理人： | 林娟 |
| 地址： | 214000 江苏*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 一种 利用 隔离 技术 提高 电路 系统 esd 防护 性能 方法 | ||
1.一种提高电路系统ESD防护性能的方法，其特征在于，利用了栅隔离技术，构建的防护器件包括SCR、GGNMOS、隔离栅结构和金属线，所述防护器件包括：P衬底(101)、N阱(102)、P阱(103)、第一N+注入区(104)、第二N+注入区(106)、第三N+注入区(107)、第一P+注入区(105)、第二P+注入区(108)、第一多晶硅栅(110)以及其覆盖的第一薄栅氧化层(109)、第二多晶硅栅(112)以及其覆盖的第二薄栅氧化层(111)、第三多晶硅栅(114)以及其覆盖的第三薄栅氧化层(113)、第四多晶硅栅(116)以及其覆盖的第四薄栅氧化层(115)、第五多晶硅栅(118)以及其覆盖的第五薄栅氧化层(117)、第六多晶硅栅(120)以及其覆盖的第六薄栅氧化层(119)；
其中，在P衬底(101)上制备N阱(102)和P阱(103)，P衬底(101)的左侧边缘与N阱(102)的左侧边缘相连，N阱(102)的右侧与P阱(103)的左侧相连，P阱(103)的右侧边缘与P衬底(101)的右侧边缘相连；
在P阱(103)表面区域设有隔离栅结构，隔离栅结构由第一多晶硅栅(110)以及其覆盖的第一薄栅氧化层(109)、第二多晶硅栅(112)以及其覆盖的第二薄栅氧化层(111)、第三多晶硅栅(114)以及其覆盖的第三薄栅氧化层(113)、第四多晶硅栅(116)以及其覆盖的第四薄栅氧化层(115)、第五多晶硅栅(118)以及其覆盖的第五薄栅氧化层(117)和第六多晶硅栅(120)以及其覆盖的第六薄栅氧化层(119)，其中第一多晶硅栅(110)以及其覆盖的第一薄栅氧化层(109)与第二多晶硅栅(112)以及其覆盖的第二薄栅氧化层(111)沿器件宽度方向对齐排列，且在器件宽度方向上有安全间距，第三多晶硅栅(114)以及其覆盖的第三薄栅氧化层(113)分别与P阱(103)的上、下边缘均有安全间距，第四多晶硅栅(116)以及其覆盖的第四薄栅氧化层(115)与第五多晶硅栅(118)以及其覆盖的第五薄栅氧化层(117)沿器件宽度方向对齐排列，且在器件宽度方向上有安全间距；
在N阱(102)的表面区域依次设有第一N+注入区(104)和第一P+注入区(105)，在第一N+注入区(104)与N阱(102)左侧边缘之间保持一定安全间距，在第一P+注入区(105)与第一N+注入区(104)之间保持一定安全间距，在N阱(102)与P阱(103)相连的表面区域，设有第二N+注入区(106)，且在第二N+注入区(106)的左侧与第一P+注入区(105)之间设有安全间距；
第二N+注入区(106)的右侧与第六多晶硅栅(120)以及其覆盖的第六薄栅氧化层(119)的左侧相连，第一多晶硅栅(110)以及其覆盖的第一薄栅氧化层(109)、第二多晶硅栅(112)以及其覆盖的第二薄栅氧化层(111)、第三多晶硅栅(114)以及其覆盖的第三薄栅氧化层(113)、第四多晶硅栅(116)以及其覆盖的第四薄栅氧化层(115)和第五多晶硅栅(118)以及其覆盖的第五薄栅氧化层(117)均位于第二N+注入区(106)内，其中：沿器件长度方向，在第一多晶硅栅(110)以及其覆盖的第一薄栅氧化层(109)与第三多晶硅栅(114)以及其覆盖的第三薄栅氧化层(113)之间设有安全间距，在第三多晶硅栅(114)以及其覆盖的第三薄栅氧化层(113)与第五多晶硅栅(118)以及其覆盖的第五薄栅氧化层(117)之间设有安全间距，在第五多晶硅栅(118)以及其覆盖的第五薄栅氧化层(117)与第六多晶硅栅(120)以及其覆盖的第六薄栅氧化层(119)之间设有安全间距；
在P阱(103)的表面区域的第六多晶硅栅(120)以及其覆盖的第六薄栅氧化层(119)的右侧，还依次设有第三N+注入区(107)和第二P+注入区(108)，第六多晶硅栅(120)以及其覆盖的第六薄栅氧化层(119)的右侧与第三N+注入区(107)的左侧相连，在第二P+注入区(108)与第三N+注入区(107)之间设有安全间距，第二P+注入区(108)与P阱(103)的边缘保持一定安全间距；
金属线与高掺杂注入区相连，部分金属用作器件的阳极与阴极，其中：第一N+注入区(104)与第一金属1(201)相连，第一P+注入区(105)与第二金属1(202)相连，第六多晶硅栅(120)与第四金属1(204)，第三N+注入区(107)与第五金属1(205)相连，第二P+注入区(108)与第六金属1(206)相连；
第一金属1(201)和第二金属1(202)与第三金属1(203)相连，从第三金属1(203)引出第一电极(301)，用作器件的金属阳极；
第四金属1(204)、第五金属1(205)和第六金属1(206)与第七金属1(207)相连，从第七金属1(207)引出第二电极(302)，用作器件的金属阴极。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的
