[发明专利]一种用于多相位延时锁相环的高相位精度压控延迟线结构及其实现方法

说明书

本发明公开了一种用于多相位延时锁相环的高相位精度压控延迟线结构及其实现方法，包括n级相位输出电路；第一级的相位输出电路的单端‑差分电路用于接入参考时钟REF，其他级的相位输出电路的单端‑差分电路连接前一级的相位输出电路的差分‑单端电路的输出；每级相位输出电路的延时单元的输入连接该级相位输出电路的单端‑差分电路的输出，每级相位输出电路的延时单元的输出连接该级相位输出电路的差分‑单端电路的输入。本发明能够从电路层面上减小匹配误差，也能够节省芯片面积和功耗。

技术领域

本发明属于集成电路技术领域，特别涉及一种用于多相位延时锁相环的高相位精度压控延迟线结构及其实现方法。

背景技术

随着IC设计技术的进步和工艺尺寸的缩小，片上系统规模越来越大，工作频率也越来越高，片内时钟成为主流选择。

延时锁相环(Delay Locked Loop，DLL)是时间数字转换器(Time-to-DigitalConverter，TDC)的重要模块。为了将TDC中记录的时间间隔数字化，通常需要多个高相位精度时钟。与数字DLL相比，模拟DLL因在更低的功耗下可获得更高的精度和更低的抖动而被普遍应用于TDC中。然而，对于传统多相位DLL，压控延迟线(Voltage-Controlled DelayLine，VCDL)采用延时单元相级联方式来输出多相位时钟，传统结构通过图1示出，其任意两级相位输出电路之间存在不匹配的情况；特别是第一级和最后一级都与其他中间级完全不同，使得任意两个输出相位之间的相位误差比较大。

综上，亟需一种用于多相位延时锁相环的高相位精度压控延迟线结构。

发明内容

本发明的目的在于提供一种用于多相位延时锁相环的高相位精度压控延迟线结构及其实现方法，以解决上述存在的一个或多个技术问题。本发明针对由级间失配导致的相位误差，提出了一种匹配性更好的高相位精度VCDL结构，其通过为各级相位输出电路匹配相同模块，并采用首尾相连的级间连接方式来输出多相位时钟，一方面能够从电路层面上减小匹配误差，另一方面也因为电路结构的简单能够节省芯片面积和功耗。

为达到上述目的，本发明采用以下技术方案：

本发明的一种用于多相位延时锁相环的高相位精度压控延迟线结构，包括n级相位输出电路；

每级相位输出电路包括：

单端-差分电路，用于输出差分信号；

延时单元，用于对所述单端-差分电路输出的差分信号进行延时；

差分-单端电路，用于将所述延时单元的差分输出信号转换成单端信号，作为各级相位输出电路的输出时钟信号；

其中，第一级的相位输出电路的单端-差分电路用于接入参考时钟REF，其他级的相位输出电路的单端-差分电路连接前一级的相位输出电路的差分-单端电路的输出；

每级相位输出电路的延时单元的输入连接该级相位输出电路的单端-差分电路的输出，每级相位输出电路的延时单元的输出连接该级相位输出电路的差分-单端电路的输入。

本发明的进一步改进在于，所述压控延迟线结构的输入信号周期为T，经过延时单元的延时处理后，得到每级延时为T/n的n路时钟信号。

本发明的进一步改进在于，每级相位输出电路的延时单元均采用差分对型电路结构。

本发明的进一步改进在于，最后一级的差分-单端电路的输出连接有单端-差分转换电路，用于保证每级电路在结构上的一致性。

本发明的一种用于多相位延时锁相环的高相位精度压控延迟线结构的实现方法，基于现有的压控延迟线结构，包括n级相位输出电路，还包括：

在现有的压控延迟线结构中，将各级相位输出电路的差分延迟电路之间的连接断开；