[发明专利]集成电路

说明书

一种集成电路包括在第一方向上延伸的两个平行主动区域、n型拾取区(pick‑up region)及p型拾取区。两个平行主动区域包括位于n型井中的p型主动区域及位于p型井中的n型主动区域。n型拾取区位于n型井中且配置以具有第一电源电压。p型拾取区位于p型井中且配置以具有第二电源电压，其中第二电源电压比第一电源电压低。n型拾取区与p型拾取区沿着不同于第一方向的方向相互分开。

技术领域

本揭露是关于一种集成电路。

背景技术

使用包括数字晶胞及模拟晶胞的各种晶胞设计一些集成电路(integratedcircuit；IC)，且基于各种晶胞制造一些IC。随着集成电路中的晶体管在实体大小上变得更小且更密集地置放，需要对闩锁(latchup)给予更多的设计考虑。闩锁引起不良的短路。一些集成电路使用分接头晶胞(tap cell)将n型井耦接至第一电源电压VDD，且将p型井或p型基板耦接至第二电源电压VSS。具有与电力轨之间的标准晶胞相同的高度的分接头晶胞占据布局设计中的有价值区域。

发明内容

本揭露的一个态样是关于一种集成电路。一种集成电路包括在第一方向上延伸的两个平行主动区域、n型拾取区及p型拾取区。两个平行主动区域包括位于n型井中的p型主动区域及位于p型井中的n型主动区域。n型拾取区位于n型井中且配置以具有第一电源电压。p型拾取区位于p型井中且配置以具有第二电源电压，其中第二电源电压比第一电源电压低。n型拾取区与p型拾取区沿着不同于第一方向的方向相互分开。

附图说明

当通过附图阅读时，自以下详细描述，最佳地理解本揭露内容的态样。注意，根据行业中的标准实务，各种特征未按比例绘制。事实上，为了论述的清晰起见，可任意地增大或减小各种特征的尺寸。

图1A为根据一些实施例的具有堆迭的拾取区的一晶胞的示意图；

图1B为根据一些实施例的沿着图1A中的切面S-S'的晶胞的横截面；

图2为根据一些实施例的具有堆迭的拾取区及鳍式晶体管的一晶胞的示意图；

图3A为根据一些实施例的在n型井中具有一个堆迭的拾取区的一晶胞的示意图；

图3B为根据一些实施例的沿着图3A中的切面S-S'的晶胞的横截面；

图4A为根据一些实施例的在p型井中具有一个堆迭的拾取区的一晶胞的示意图；

图4B为根据一些实施例的沿着图4A中的切面S-S'的晶胞的横截面；

图5为根据一些实施例的具有作为拾取区的护环的一晶胞的示意图；

图6为根据一些实施例的具有分开两个平行主动区域的堆迭的拾取区的一晶胞的一部分的示意图；

图7为根据一些实施例的一电子设计自动化(electronic design automation；EDA)系统的方块图；

图8为根据一些实施例的一集成电路(integrated circuit；IC)制造系统及与其相关联的一IC制造流程的方块图。

【符号说明】

20 p型基板

100 晶胞

132 电力轨

134 电力轨

141n 栅极条带

141p 栅极条带

143n 栅极条带

143p 栅极条带

145n 栅极条带

145p 栅极条带