[发明专利]一种分裂栅4H-SiC VDMOS器件

说明书

本发明涉及一种分裂栅4H‑SiC VDMOS器件，属于功率半导体技术领域。本发明器件采用分离栅结构，在分离栅中间集成肖特基二极管，并且增加一个用于调整正向特性的第一N+区域。位于JFET区上方的肖特基接触在反向恢复过程中提供了一个电流通路，可以降低体二极管反向存储电荷，加快反向恢复过程；增加的第一N+区为器件正向偏置时提供了一个导电通道，降低器件的导通电阻，使其与传统器件保持一致。本发明的4H‑SiC VDMOS结构具有更好的开关特性与反向恢复性能，并且可以保证静态特性与传统结构基本一致。

技术领域

本发明属于功率半导体技术领域，具体涉及一种分裂栅4H-SiC VDMOS器件。

背景技术

SiC材料是第三代宽禁带半导体材料的典型代表，由于其具有较高的临界击穿电场强度、较高的载流子饱和漂移速度、较高的热导率等优势而成为制作大功率、高温、高频、抗辐照器件的理想材料。

SiC功率器件经过20多年的长足发展取得了傲人的成果，如600V、1200V、1700V、3300V、10kV SiC MOSFET器件均已研制成功，并且600V、1200V、1700V SiC MOSFET器件实现商业化。但是SiC材料的功率器件还有很大的改进空间。以SiC MOSFET为例，MOSFET栅漏电容Cgd的大小影响着MOSFET动态性能的优劣，减小Cgd能很好地优化其开关性能，减小动态损耗。MOSFET的体二极管可靠性较低，工程上通常采用在MOSFET漏极串联二极管来阻止寄生体二极管导通,然后在漏源极两端额外反并联肖特基二极管来提供新的续流通路，显然,这种方法极大地增加了电路设计的复杂性和成本费用。

发明内容

本发明所要解决的技术问题是针对现有技术存在的问题，提供一种分裂栅4H-SiCVDMOS器件。

为解决上述技术问题，本发明实施例提供一种分裂栅4H-SiC VDMOS器件，包括：漏极、N+衬底、N-外延层、P阱、第一N+区、N+源区、P+接触区、栅氧化层、栅极、肖特基接触、源极、SiO₂层间介质和JFET区；

漏极、N+衬底和N-外延层由下至上依次层叠设置；

JFET区位于N-外延层的上层；

P阱位于N-外延层的上层且位于JFET区的两侧，第一N+区间隔的位于JFET区的上层，且位于P阱的上层；N+源区和P+接触区并排位于P阱的上层，且间隔的位于第一N+区的一侧；

栅氧化层位于靠近第一N+区的部分N+源区和第一N+区上；

栅极位于栅氧化层上；

SiO₂层间介质位于栅氧化层和栅极上；

肖特基接触位于JFET区上；

源极位于P+接触区和远离第一N+区的部分N+源区、SiO₂层间介质和肖特基接触上。

在上述技术方案的基础上，本发明还可以做如下改进。

进一步的，所述第一N+区由N离子注入，结深为0.2μm～0.3μm，掺杂浓度为1e17cm^-3。

进一步的，所述肖特基接触由金属Ni淀积形成肖特基接触，肖特基接触的宽度为2um。

进一步的，所述漏极采用金属Ni溅射形成欧姆接触。

进一步的，所述第一N+区的长度为2um，其远离N+源区的一侧到JFET区中心点的距离为2um。

进一步的，所述第一N+区远离N+源区的一侧到肖特基接触靠近第一N+区的一侧的距离为1um。

进一步的，所述第一N+区与栅极交叠的区域长度为0.5um。