[发明专利]双分离栅存储器单元的编程电压产生电路

说明书

本发明公开了一种双分离栅存储器单元的编程电压产生电路，为存储器单元的编程提供编程信号，所述编程信号包括字线信号、位线信号、第一控制栅极线信号、第二控制栅极线信号；所述字线信号连接到所述第二控制栅极结构底部的所述沟道区表面形成沟道；所述第一控制栅极线信号连接到所述第一控制栅极线并使所述第一栅极结构底部的所述沟道区表面形成沟道，所述第三控制栅极线信号连接到所述第三控制栅极线并使所述第三栅极结构底部的所述沟道区表面形成沟道；所述字线信号由多路输入的电压Vb，包括Vb0～Vbm，经过电压平均电路取得电压Vb0～Vbm的平均值作为字线编程电压，使字线编程电压实现了对存储器单元阈值电压的跟踪，增加了编程窗口。

技术领域

本发明涉及半导体器件设计及制造领域，具体是指一种双分离栅存储器单元的编程电压产生电路。

背景技术

如图1所示，是现有双分离栅存储器的一个存储单元的结构图，其存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、源区和漏区。

所述第一栅极结构位于最左侧，由形成于半导体衬底表面的栅介质层（栅介质层即为方框(栅极)间的空白区域）、浮栅(Floating Gate，FG)、栅介质层和多晶硅控制栅叠加而成，多晶硅控制栅引出形成控制栅线CG0。源区和漏区通常为N+掺杂，源区和漏区分别为位线BL0及BL1，半导体衬底为P型掺杂的硅衬底。

所述位于中间位置的第二栅极结构由形成于半导体衬底表面的栅介质层和多晶硅栅组成。

所述位于最右侧的第三栅极结构由形成于半导体衬底表面的栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。

由位于衬底中的所述源区和所述漏区之间的所述半导体衬底组成沟道区。

所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述源区和所述漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成。

所述第一栅极结构的多晶硅控制栅连接第一控制栅极线CG0；所述第三栅极结构的多晶硅控制栅连接第二控制栅极线CG1；所述第二栅极结构的多晶硅栅连接字线WL。

所述第一栅极结构作为信息存储位(storage bit)，所述第三栅极结构作为导通栅极(pass gate)；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅(selectgate)。

源区连接到源极线BL0，漏区连接到位线BL1。

所述第一栅极结构为信息存储位也即在编程中对应需要注入电子的编程位，现有方法中，编程时需要将存储电荷即电子注入到所述第一栅极结构的浮栅中，编程的电压为：

字线WL为1.4V，使第二栅极结构底部的沟道形成；第二控制栅极线CG1为8V，使第三栅极结构底部的沟道形成。

第一控制栅极线CG0加5V电压，源极线BL0和第一控制栅极线CG0的电压会使所述第一栅极结构底部产生较大耗尽区，电子通过沟道从位线BL1一侧流入到所述第一栅极结构底部的耗尽区后会注入到所述第一栅极结构的浮栅中，实现编程，这种编程的电子注入方式称为源端热电子注入(SSI)，采用较小的编程电流即可实现。

字线编程电压Vwlp由编程电路产生，如图2所示的是字线编程电压产生电路的结构简图，由一个运放及MOS管、电阻等构成，所述运放的正向输入端接一外部参考电压Vref，然后通过MOS管输出字线编程电压Vwlp。

上述电路结构存在的缺点在于，由于不能跟踪存储单元由于PT corner以及管芯之间的工艺差异所导致的阈值电压的变化，会影响到编程窗口，导致存储器单元的编程窗口变小，导致器件的性能下降。

发明内容

本发明所要解决的技术问题在于提供一种双分离栅存储器单元的编程电压产生电路，增加编程窗口。