[发明专利]一维排列双面错嵌式三维探测器及其制备方法、阵列

说明书

本发明公开了一种一维排列双面错嵌式三维探测器及其制备方法、阵列，包括第一沟槽电极和第二沟槽电极，第一沟槽电极刻蚀和第二沟槽电极分别刻蚀在第三半导体基体表面；第一沟槽电极内嵌有第一中央电极，第一中央电极和第一沟槽电极间填充有第一半导体基体；第二沟槽电极内嵌有第二中央电极，第二沟槽电极和第二中央电极间填充有第二半导体基体；第一沟槽电极和第二沟槽电极的外宽均为2R_X，第二沟槽电极位于第一沟槽电极下方，且两者垂直相距d3、水平相距Rx。通过吸杂氧化工艺在芯片表面生成二氧化硅层，然后经标记与光刻将探测器图形转移到二氧化硅层上，再进行阴极电极和阳极电极的刻蚀和化学沉积扩散，最后进行损伤修复及封装。

技术领域

本发明属于光子(包括X光、激光、X射线自由电子激光)或粒子探测技术领域，涉及一种一维排列双面错嵌式三维探测器及其制备方法、阵列。

背景技术

探测器主要用于高能物理、天体物理、航空航天、军事、医学技术等领域。三维沟槽电极探测器，位置分辨率等于电极间距的长度，若想得到高位置分辨率，必须将电极间距做到很小，使得电子学读出路数多，造成电子学复杂，成本高；且将电极间距做到很小，可能会导致击穿，在本身耗尽电压就高的情况下，更容易被击穿。另外，三维沟槽电极硅探测器的中央收集极与外层沟槽均是由刻蚀、填充形成，刻蚀出的沟槽的宽度与沟槽的深度有关，即深刻蚀技术的宽深比，目前深刻蚀的宽深比能做到1:30，说明在300微米厚度的芯片中刻蚀一条贯穿芯片的沟槽，沟槽宽度最小为10微米，而沟槽沟槽本身不能收集电荷，因此其本身不能算作灵敏区，而成为死区，这其实在整个探测器中算是不小的比例，导致死区面积增大、灵敏区面积减少。

发明内容

本发明的目的在于提供一种一维排列双面错嵌式三维探测器，解决了现有三维沟槽电极探测器灵敏度低、电子学读出路数多造成电子学复杂、容易被击穿和位置分辨率低的问题。

本发明的另一目的是提供一种一维排列双面错嵌式三维探测器阵列。

本发明的另一目的是提供一种一维排列双面错嵌式三维探测器的制备方法。

为解决上述技术问题，本发明所采用的技术方案是，一维排列双面错嵌式三维探测器，包括第一沟槽电极、第二沟槽电极和第三半导体基体，第一沟槽电极刻蚀在第三半导体基体上表面，第二沟槽电极刻蚀在第三半导体基体下表面；第一沟槽电极内嵌有第一中央电极，第一中央电极和第一沟槽电极之间填充有第一半导体基体；第二沟槽电极内嵌有第二中央电极，第二沟槽电极和第二中央电极之间填充有第二半导体基体；第一沟槽电极和第二沟槽电极的外长均为2R_X，第二沟槽电极位于第一沟槽电极下方，第二沟槽电极上表面与第一沟槽电极下表面垂直相距d3，第一中央电极中心与第二中央电极中心水平相距Rx。

进一步的，所述第一沟槽电极和第二沟槽电极规格相同，且两者均为内部中空的柱体结构；所述第一沟槽电极、第二沟槽电极的外长和外宽相等；所述第一中央电极和第二中央电极规格相同；所述第三半导体基体的高度为第一沟槽电极的高度、第二沟槽电极的高度与两者间的垂直距离d3之和。

进一步的，所述第一沟槽电极和第二沟槽电极的垂直距离d3满足d3＝r1＝r2，r1为第一沟槽电极与第一中央电极的电极间距，r2为第二沟槽电极与第二中央电极的电极间距；所述第一中央电极位于第一沟槽电极中心，所述第二中央电极位于第二沟槽电极中心。

进一步的，所述第一中央电极和第二中央电极均为n型重掺杂半导体基体；所述第一沟槽电极和第二沟槽电极均为p型重掺杂半导体基体；所述第一半导体基体、第二半导体基体和第三半导体基体均为p型轻掺杂半导体基体或n型轻掺杂半导体基体。