[发明专利]半导体存储装置

说明书

本发明提供一种能够提高动作性能的半导体存储装置。实施方式的半导体存储装置包括：第一至第四存储单元，积层在半导体基板的上方；第一至第四字线，分别连接于第一至第四存储单元的栅极；以及行解码器112，向第一至第四字线施加电压。行解码器112在向第一存储单元进行写入动作时，向第一字线施加第一编程电压，在向第二存储单元进行写入动作时，向第二字线施加所述第一编程电压，在向第三存储单元进行写入动作时，向第三字线施加第二编程电压，在向第四存储单元进行写入动作时，向第四字线施加所述第二编程电压。第二编程电压比第一编程电压高。

分案申请的相关信息

本案是分案申请。该分案的母案是申请日为2014年9月5日、申请号为201410453093.3、发明名称为“半导体存储装置”的发明专利申请案。

[相关申请案]

本申请案享受以日本专利申请案2014-51934号(申请日：2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

存储单元呈三维排列而成的NAND型闪速存储器已为众所周知。

发明内容

本发明提供一种能够提高动作性能的半导体存储装置。

实施方式的半导体存储装置包括：第一及第二存储单元，积层在半导体基板的上方；第三及第四存储单元，积层在第一及第二存储单元的上方；第一至第四字线，分别电连接于第一至第四存储单元的栅极；以及行解码器，对第一至第四字线施加电压。行解码器在对第一存储单元进行写入动作时，向第一字线施加第一编程电压，在对第二存储单元进行写入动作时，向第二字线施加所述第一编程电压。而且，行解码器在对第三存储单元进行写入动作时，向第三字线施加第二编程电压，在对第四存储单元进行写入动作时，向第四字线施加第二编程电压。并且，第二编程电压的电压高于第一编程电压的电压。

附图说明

图1是第一实施方式的存储系统的框图。

图2是第一实施方式的半导体存储装置的框图。

图3是第一实施方式的存储单元阵列的电路图。

图4是第一实施方式的NAND串的一例的剖视图。

图5是表示第一实施方式的存储单元的一例的阈值分布的曲线图。

图6是第一实施方式的感应放大器及源极线控制电路的电路图。

图7是第一实施方式的写入动作的流程表。

图8是第一实施方式的NAND串的电路图。

图9是第一实施方式的NAND串的电路图。

图10是第一实施方式的写入动作时的时序图。

图11是第一实施方式的字线电压的时序图。

图12是第一实施方式的NAND串的一例的剖视图。

图13是表示第一实施方式的存储孔直径与编程电压相对于字线的位置的关系的曲线图。

图14是表示第一实施方式的编程电压相对于字线的位置的关系的曲线图。

图15是表示第二实施方式的存储单元的一例的阈值分布的曲线图。

图16是表示第二实施方式的写入时的阈值分布的变化的曲线图。

图17是第二实施方式的写入动作的流程表。