[发明专利]半导体存储装置及其制造方法

说明书

本发明的实施方式提供一种能提高接触部的加工性的半导体存储装置及其制造方法。实施方式中的半导体存储装置具有：半导体基板；叠层体，由多个电极层沿垂直于半导体基板的第1方向叠层在半导体基板上而形成；第1绝缘体，沿与第1方向正交的第2方向将叠层体分断，平行于半导体基板，且沿与第2方向正交的第3方向延伸；接触部，在利用第1绝缘体连续地包围叠层体的一部分而成的第1区域内，沿第1方向贯通叠层体；及存储部，于在第3方向上与第1区域邻接的第2区域内，沿第1方向贯通叠层体及第1绝缘体。第1区域的第2方向上的第1宽度大于第2区域内的被第1绝缘体分断的电极层的第2方向上的第2宽度。

[相关申请]

本申请案享有以日本专利申请2018-115500号(申请日：2018年6月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置及其制造方法。

背景技术

已知有将存储单元三维叠层的叠层型半导体存储装置。叠层型半导体存储装置中，近年来，已知有在被狭缝分断的叠层体上形成存储孔，进而在存储孔内形成存储单元的制造方法。

为了使存储单元的驱动高速化，希望接触部的宽度较大。另一方面，为了高密度地配置存储单元，希望利用大量狭缝细致地将叠层体分断。然而，此时，叠层体的宽度变窄，因此接触部的形成区域变小。因此，接触部的加工性可能会劣化。

发明内容

本发明的实施方式提供一种能提高接触部的加工性的半导体存储装置及其制造方法。

本实施方式中的半导体存储装置具有：半导体基板；叠层体，由多个电极层沿垂直于半导体基板的第1方向叠层在半导体基板上而形成；第1绝缘体，沿与第1方向正交的第2方向将叠层体分断，平行于半导体基板，且沿与第2方向正交的第3方向延伸；接触部，在利用第1绝缘体连续地包围叠层体的一部分而成的第1区域内，沿第1方向贯通叠层体；及存储部，于在第3方向上与第1区域邻接的第2区域内，沿第1方向贯通叠层体及第1绝缘体。第1区域的第2方向上的第1宽度大于第2区域内的被第1绝缘体分断的电极层的第2方向上的第2宽度。

附图说明

图1是第1实施方式中的半导体存储装置的平面图。

图2是沿图1所示的分割线A-A的剖视图。

图3是表示掩模的图案的平面图。

图4(a)是沿图3的分割线B-B的剖视图，(b)是沿图3的分割线C-C的剖视图。

图5(a)、(b)是表示狭缝形成步骤的剖视图，(c)、(d)是表示绝缘体的填埋步骤的剖视图。

图6是表示孔形成步骤的剖视图。

图7是表示分接区域RT的变形例的平面图。

图8是第2实施方式中的半导体存储装置的平面图。

图9是第3实施方式中的半导体存储装置的平面图。

图10是第4实施方式中的半导体存储装置的平面图。

图11是表示掩模70的图案崩解后的状况的剖视图。

图12是表示第4实施方式中使用的掩模的图案的剖视图。

图13是表示第4实施方式的狭缝形成步骤的剖视图。

图14是表示第4实施方式的绝缘体填埋步骤的剖视图。

图15是表示分接区域RT的变形例的平面图。

具体实施方式

以下，参照附图说明本发明的实施方式。本实施方式并不限定本发明。