[发明专利]半导体存储装置及其制造方法有效
| 申请号: | 201910093561.3 | 申请日: | 2019-01-30 |
| 公开(公告)号: | CN110620116B | 公开(公告)日: | 2023-04-07 |
| 发明(设计)人: | 渡边优太;美浓明良;园田真久;清水敬 | 申请(专利权)人: | 铠侠股份有限公司 |
| 主分类号: | H10B43/27 | 分类号: | H10B43/27;H10B43/30 |
| 代理公司: | 北京律盟知识产权代理有限责任公司 11287 | 代理人: | 杨林勳 |
| 地址: | 日本*** | 国省代码: | 暂无信息 |
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| 摘要: | |||
| 搜索关键词: | 半导体 存储 装置 及其 制造 方法 | ||
1.一种半导体存储装置,具有:
半导体基板;
叠层体,由多个电极层沿垂直于所述半导体基板的第1方向叠层在所述半导体基板上而形成;
第1绝缘体,沿与所述第1方向正交的第2方向将所述叠层体分断,平行于所述半导体基板,且沿与所述第2方向正交的第3方向延伸;
接触部,在利用所述第1绝缘体连续地包围所述叠层体的一部分而成的第1区域内,沿所述第1方向贯通所述叠层体;及
存储部,于在所述第3方向上与所述第1区域邻接的第2区域内,沿所述第1方向贯通所述叠层体及所述第1绝缘体;
所述第1区域的所述第2方向上的第1宽度大于所述第2区域内的由所述第1绝缘体分断的所述电极层的所述第2方向上的第2宽度。
2.根据权利要求1所述的半导体存储装置,其中
还具有设于所述半导体基板与所述叠层体之间的导电层,
所述接触部的下端与所述导电层连接。
3.根据权利要求1或2所述的半导体存储装置,其中
多个所述接触部设在一个所述第1区域内。
4.根据权利要求1或2所述的半导体存储装置,其中
具有多个所述第1区域,多个所述接触部逐个地设在所述第1区域内。
5.根据权利要求4所述的半导体存储装置,其中
由所述多个接触部沿所述第3方向等间隔地排列而成的行设有多个,在所述第2方向上彼此相邻的各行之间以所述接触部的中心间距的一半而错开。
6.根据权利要求1或2所述的半导体存储装置,其中
在所述第1区域内,还具有沿所述第3方向局部地将所述叠层体分断的第2绝缘体。
7.根据权利要求6所述的半导体存储装置,其中
所述接触部贯通所述第2绝缘体。
8.一种半导体存储装置的制造方法,包含如下步骤:
在半导体基板上,形成由多个膜沿垂直于所述半导体基板的第1方向叠层而成的叠层体;
形成第1狭缝,该第1狭缝沿与所述第1方向正交的第2方向将所述叠层体分断,平行于所述半导体基板,且沿与所述第2方向正交的第3方向延伸;
将第1绝缘体填埋于所述第1狭缝;
在利用所述第1绝缘体连续地包围所述叠层体的一部分而成的第1区域内,形成沿所述第1方向贯通所述叠层体的第1孔;
在所述第1孔内形成接触部;
于在所述第3方向上与所述第1区域邻接的第2区域内,形成沿所述第1方向贯通所述叠层体及所述第1绝缘体的第2孔;及
在所述第2孔内形成存储部;
以所述第1区域的所述第2方向上的第1宽度大于所述第2区域内的所述叠层体的所述第2方向上的第2宽度的方式形成所述第1狭缝。
9.根据权利要求8所述的半导体存储装置的制造方法,其中
以形成多个所述第1区域的方式利用所述第1狭缝将所述叠层体分断,并在所述多个第1区域内分别形成多个所述接触部。
10.根据权利要求8所述的半导体存储装置的制造方法,其中
在所述第1区域内,形成沿所述第2方向将所述叠层体分断的第2狭缝,
将第2绝缘体填埋于所述第2狭缝。
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