[发明专利]半导体装置

说明书

本发明涉及一种半导体装置。本发明的半导体装置抑制系统单芯片器件中的存储器存取的耗电。本发明是一种系统单芯片器件，其特征在于具备：处理器，与时钟同步地执行运算处理；存储部，与所述时钟非同步地动作；以及地址转换检测部，对从所述处理器输出到所述存储部的地址的转换进行检测；且所述地址转换检测部当检测出所述地址的转换时，使所述存储部的字线有效。

分案申请的相关信息

本案是分案申请。该分案的母案是申请日为2014年4月2日、申请号为201480017645.4、发明名称为“半导体装置”的发明专利申请案。

技术领域

本发明涉及一种半导体装置，特别是涉及一种构成为单独体的芯片的系统单芯片(system on chip)器件或可重构半导体装置。

背景技术

伴随LSI(Large Scale Integration，大规模集成电路)的集成度提高，可实现构成为在硅上构成系统的芯片的微型计算机(microcomputer)即被称为SoC(System onChip，系统单芯片)的LSI。在SoC中，多数情况下在芯片内部搭载存储器，所搭载的存储器的存储容量逐年增大。

实现为SoC且为了特定的用途而设计、制造的ASIC(Application SpecificIntegrated Circuit，专用集成电路)存在为了减少耗电而进行被称为电压岛(voltageisland)的省电设计的情况。在电压岛中，可将ASIC内的电路分割成多个模块，控制电源栅极(power gate)电路，而针对所分割的各个模块独立地对电源进行接通/断开切换。而且，通过切断(断开)未使用的模块的电源，可消除该模块的泄漏电流(leak current)。如果使用该技术，那么可将不需要的大部分电路的电源断开，因此可将ASIC的泄漏电流抑制为最小限度。

背景技术文献

专利文献

专利文献1：日本专利特开2006-172335号公报

发明内容

[发明要解决的问题]

如上所述，在SoC内部，通过停止对未使用的模块供给电源而抑制电力消耗。但是，在SRAM(Static Random Access Memory，静态随机存取存储器)的情况下，如果将电源断开，那么所保持的数据会消失，因此当CPU(Central Processing Unit，中央处理器)进行存取时，使同步SRAM的电压上升而进行存取，当CPU未进行存取时，使同步SRAM的电压降低至可保持缓存(cache)内容的保留电平。

为了抑制这种电力消耗，而导入电源栅极电路，在无存取的情况下，使电源断开以谋求省电化，但通常在有存取的情况下，电源保持接通的状态。总之，在背景技术中，为了降低耗电，必须由CPU进行复杂的控制。

而且，高速缓冲存储器中所使用的SRAM是使用同步SRAM。由于地址线或各种控制信号与时钟信号同步地动作，因此同步SRAM是根据时钟信号来选择字线(word line)中的任一个。另一方面，与时钟信号非同步地动作的非同步SRAM即使在无时钟的情况下，字线仍有效，因此与同步SRAM相比，耗电较大。进而，如果对进行管线(pipeline)处理的CPU的高速缓冲存储器使用非同步SRAM，那么无法在特定的周期内进行数据读出，而发生管线暂停(pipeline stall)，因此未采用非同步SRAM。

为了解决所述问题，本发明的一实施方式的目的在于，利用与处理器所同步的时钟非同步地使字线有效的存储部，抑制系统单芯片器件的耗电。

[解决问题的技术手段]

解决所述问题的实施方式是作为如以下项目组所示的系统单芯片器件而实现。

1.一种系统单芯片器件，其特征在于具备：