[发明专利]使用非易失性半导体存储元件的神经网络运算电路

权利要求书

1.一种使用非易失性半导体存储元件的神经网络运算电路，根据能够取第1逻辑值或第2逻辑值的数据的多个输入数据、与多个输入数据分别对应的多个耦合权重系数、以及多个输入数据与对应的耦合权重系数的乘加运算结果，输出第1逻辑值或第2逻辑值的输出数据，其特征在于，具备：

多个字线；

第1数据线；

第2数据线；

第3数据线；

第4数据线；

多个运算机构，各运算机构包括由第1非易失性半导体存储元件与第1单元晶体管的串联连接、以及由第2非易失性半导体存储元件与第2单元晶体管的串联连接，第1非易失性半导体存储元件的一端连接于第1数据线，第1单元晶体管的一端连接于第2数据线，第2非易失性半导体存储元件的一端连接于第3数据线，第2单元晶体管的一端连接于第4数据线，第1单元晶体管的栅极及第2单元晶体管的栅极一起连接于多个字线中的对应的一个字线；

字线选择电路，根据多个输入数据将多个字线设为选择状态或非选择状态；以及

判定电路，在神经网络运算电路进行神经网络运算动作的情况下，判定在第1数据线和第3数据线上产生的电流值的大小关系，输出第1逻辑值或第2逻辑值的数据作为输出数据；

在多个运算机构的第1非易失性半导体存储元件和第2非易失性半导体存储元件中保存多个耦合权重系数，

在神经网络运算电路进行神经网络运算动作的情况下，第1数据线和第3数据线连接于判定电路，第2数据线和第4数据线连接于接地电压。

2.如权利要求1所述的使用非易失性半导体存储元件的神经网络运算电路，其特征在于，

在上述多个耦合权重系数向上述多个运算机构的第1非易失性半导体存储元件和第2非易失性半导体存储元件的保存中，

在上述耦合权重系数为正值的情况下，向上述第1非易失性半导体存储元件进行写入，以使流过上述第1非易失性半导体存储元件的电流值成为与上述耦合权重系数的值成比例的电流值，

在上述耦合权重系数为负值的情况下，向上述第2非易失性半导体存储元件进行写入，以使流过上述第2非易失性半导体存储元件的电流值成为与上述耦合权重系数的值成比例的电流值。

3.如权利要求1所述的使用非易失性半导体存储元件的神经网络运算电路，其特征在于，

在上述多个耦合权重系数向上述多个运算机构的第1非易失性半导体存储元件和第2非易失性半导体存储元件的保存中，

在上述耦合权重系数为正值的情况下，向上述第1非易失性半导体存储元件和第2非易失性半导体存储元件进行写入，以使流过上述第1非易失性半导体存储元件的电流值比流过上述第2非易失性半导体存储元件的电流值大，并且其电流差成为与上述耦合权重系数的值成比例的电流值，

在上述耦合权重系数为负值的情况下，向上述第1非易失性半导体存储元件和第2非易失性半导体存储元件进行写入，以使流过上述第2非易失性半导体存储元件的电流值比流过上述第1非易失性半导体存储元件的电流值大，并且其电流差成为与上述耦合权重系数的值成比例的电流值。

4.如权利要求1所述的使用非易失性半导体存储元件的神经网络运算电路，其特征在于，

上述字线选择电路在上述输入数据是第1逻辑值的情况下，将对应的字线设为非选择状态，

上述字线选择电路在上述输入数据是第2逻辑值的情况下，将对应的字线设为选择状态。

5.如权利要求1所述的使用非易失性半导体存储元件的神经网络运算电路，其特征在于，

在上述第1数据线中，流过与耦合权重系数为正值的多个输入数据和对应的正值的耦合权重系数的乘加运算结果对应的电流值，

在上述第3数据线中，流过与耦合权重系数为负值的多个输入数据和对应的负值的耦合权重系数的乘加运算结果对应的电流值。

6.如权利要求1所述的使用非易失性半导体存储元件的神经网络运算电路，其特征在于，

上述判定电路在流过上述第1数据线的电流值比流过上述第3数据线的电流值小的情况下，输出第1逻辑值，

上述判定电路在流过上述第1数据线的电流值比流过上述第3数据线的电流值大的情况下，输出第2逻辑值。