[发明专利]半导体器件与具有半导体器件和印刷电路板的接触器组件

说明书

本发明涉及一种半导体器件(2)，具有半导体芯片(3)、壳体(5)和端子组件(10)，该端子组件具有至少两排(14、16)平面端子(12)，这些平面端子被布置在壳体(5)的下侧并且能够通过连接件与布置在印刷电路板上的触点组件的对应触点电连接，触点组件具有至少两排，其中触点组件的几何形状对应于端子组件(10)的几何形状，其中在端子组件(10)的第一排(14)的两个相邻的第一端子(14A)之间预设第一间距，并且在端子组件(10)的第二排(16)的两个相邻的第二端子(16A)之间预设第二间距，其中第二排(16)的第二端子(16A)与第一排(14)的第一端子(14A)交错地布置，并且本发明还涉及在这种半导体器件(2)和印刷电路板之间的对应的接触器组件。在此，至少在端子组件(10)的第一排(14)的两个相邻第一端子(14A)之间的第一间距对应于在对应的触点组件的两个触点之间的间隙(C、D)，在该间隙中能够以功能可靠的尺寸和间距布置至少两个导体路径(28)。

技术领域

本发明涉及一种根据独立权利要求1的前序部分所述的半导体器件。本发明的内容对象还包括一种根据独立权利要求4前序部分所述的具有半导体器件和印刷电路板的接触器组件。

背景技术

出于成本和性能原因，半导体器件(IC)越来越趋于小型化(摩尔定律)，其中单位面积的半导体器件的电连接数量越来越多。在半导体器件级上的提高的集成密度同时需要在半导体器件壳体(IC封装)中的集成密度的相应提高。其原因如在半导体器件本身中一样是成本和性能。在提高集成度的过程中，半导体器件壳体已经从具有外围端子(SOIC、QFP、QFN)的结构发展到具有多排平面端子的结构(多排QFN、FusionQuad)或所谓的区域阵列结构(BGA、LGA、WLP)。半导体器件壳体的集成密度的特征在于端子相互之间的距离(间距)。目前，对于外围结构和区域阵列结构而言，现有技术的最小间距为0.4mm。标准情况下，小型化始终与端子相互之间距离(间距)的减小相关联。

四方扁平无引线封装(QFN封装)是集成电路或半导体器件的通用壳体结构形式。该术语涵盖了作为表面安装构件焊接在印刷电路板上的不同尺寸的壳体。作为重要特征并且与类似的四方扁平封装(QFP)相比，电气端子不是在侧向超出壳体的尺寸，而是例如以非镀锡的铜端子的形式平坦地集成在壳体的底部。结果，可减小印刷电路板上所需的空间，并且可实现更高的封装密度。

集成度更高的和高度集成的半导体器件壳体的应用取决于其在合适的印刷电路板上的可加工性。印刷电路板技术分为具有机械钻孔和电镀过孔的较粗的标准技术，以及更精细的高密度互连技术(HDI技术)，其由于激光钻孔过孔的存在可允许印刷电路板上元件布线的距离更小。由于制造工艺更加复杂，HDI技术与标准技术相比会导致更高的成本。通常，高度集成的半导体器件壳体需要采用HDI技术的印刷电路板。

从“Amkor的双排MLF壳体的表面安装组装的应用手册”2005年8月修订版A中已知一种半导体器件，其具有半导体芯片、壳体和带有至少两排平面端子的端子组件，这些端子布置在壳体的下侧并且可通过与布置在印刷电路板上的触点组件的相应触点的连接而与至少两排电连接。触点组件的几何形状对应于端子组件的几何形状，其中在端子组件第一排的两个相邻的第一端子之间设定第一间距，并且在端子组件第二排的两个相邻的第二端子之间设定第二间距。第二排的第二端子与第一排的第一端子相偏移地布置。在第一排的两个相邻的第一端子之间的第一间距和在第二排的两个相邻的第二端子之间的第二间距具有相同的值。对于该间距公开的可能的值为500μm或650μm。在端子组件第一排的两个相邻的第一端子之间的第一间距对应于在印刷电路板的相应触点组件的两个触点之间的间隙，其中可以功能可靠的尺寸和间距布置导体路径，该导体路径与第二排的第二触点相接触。

发明内容