[发明专利]硅晶片

说明书

本发明提供一种能够减少器件工序中产生的晶片的弯曲且能够没有问题地实施晶片大幅弯曲而产生异常的后续工序的硅晶片。基于本发明的硅晶片，其在器件工序中在一侧的主表面形成有构成半导体器件层的多层膜，因基于所述多层膜的各向同性的膜应力而弯曲成碗型，其中，所述硅晶片的面取向为（111）。

技术领域

本发明涉及一种作为半导体器件的基板材料的硅晶片，尤其涉及一种作为3维NAND快闪存储器（以下称为“3DNAND”）等高层叠型半导体器件的基板材料而较合适的硅晶片及其加工方法。

背景技术

最近，3DNAND受到关注。3DNAND是将存储器单元阵列在纵向上层叠化而成的NAND存储器，通过层叠数（字线的层数）设定为例如64层，每个单晶粒能够实现512Gbit（64GB）这样非常大的存储容量。并且，不像以往的平面型NAND存储器那样提高平面方向的密度，而是提高高度方向的密度，能够提供不但大容量化而且写入速度提升或者省电化优异的高性能的快闪存储器。

半导体器件的制造中，为了形成器件结构而在硅晶片上层叠氧化膜、氮化膜、金属膜等各种材料的膜。这种层叠膜因为膜的性质与工序条件而具有不同的膜应力，因为层叠膜的膜应力，硅晶片产生弯曲。尤其，在3DNAND中将各个存储器元件垂直地重叠数十个以上来制作，伴随而来地层叠膜的数量也几何地增加，因此成比例地膜应力也大幅增加，硅晶片的弯曲也大幅增加。器件工序中硅晶片大幅地弯曲，会产生成膜、加工、检查等后续工序中的处理无法进行等异常状况。

关于具有3层以上的配线层的半导体装置的制造，例如专利文献1中记载了一种不依赖于制造装置且不使用特殊层间膜的工序而能够将硅基板的弯曲抑制到规定值以下的半导体装置的制造方法。该制造方法中，将硅基板的厚度设为T（μm）、将直径设为D（英寸）、将配线层数设为n，使用厚度满足T≥62.4×D×[1.6（n-1）+1.0]^1/2的硅基板来制造半导体装置。

并且，专利文献2、3中记载了一种在赋予了中央部凹入的碗状的弯曲的外延生长用硅晶片的表面上形成外延层，由此制造平坦度高的外延硅晶片的方法。

现有技术文献

专利文献

专利文献1：日本特开平9-266206号公报

专利文献2：日本特开2008-140856号公报

专利文献3：日本特开2010-34461号公报。

发明内容

发明所要解决的技术问题

然而，专利文献1中记载的半导体装置的制造方法是以不改变配线层的膜应力为前提而忽略了其工序依赖性。实际上因为膜应力因工序条件而发生变动，因此无法单纯地仅用配线层数来评价弯曲量，这个技术难以应用。并且，12英寸硅晶片中将配线层数设为500层的情况下，根据上述计算式，只要满足硅晶片的厚度T≥777.1μm即可，但是这与12英寸晶片的标准厚度即775μm几乎相同，明显无法预期抑制弯曲的效果。

并且，专利文献2、3中记载的技术为一种为了减少外延生长后的晶片的弯曲而预先形成具有弯曲的初始晶片的方法，该方法并不会减少器件工序中的晶片的弯曲。即，即使在这种外延晶片上形成半导体器件层而使晶片弯曲，也无法减少外延晶片本身的弯曲。并且，即使将外延生长工序看作是器件工序的一部分，关于计算针对想要减少的弯曲量而修改的形状的弯曲量的方法也并不明确。并且，只能用于晶片弯曲成碗状的情况，不适用于弯曲成鞍型的晶片的情况。

与弯曲量或弯曲形状无关地事先规定硅晶片的厚度、形状、晶体取向等的规格。因此，即使器件工序中产生硅晶片的弯曲，也没有硅晶片的规格变更的基准，而无法应对晶片的弯曲。

因此，本发明的目的在于提供一种能够减少3DNAND等半导体器件的制造工序中产生的晶片弯曲且能够没有问题地实施晶片大幅弯曲而产生异常的后续工序的硅晶片及其加工方法。