[发明专利]3D半导体装置及结构

说明书

一种3D装置，所述装置包括：至少四个有源晶体管层，每个层包括多个晶体管；以及针对所述至少四个有源晶体管层中的每个层的至少一个每层可编程触点。

技术领域

本申请涉及集成电路(IC)装置及制造方法的一般领域，具体涉及多层或三维集成存储器电路(3D-Memory)装置和三维集成逻辑电路(3D-Logic)装置，以及制造方法。

背景技术

在过去40年中，集成电路(IC)的功能和性能得到大幅提升。这主要是由于“缩放”现象；即，IC中的部件大小例如横向尺寸和竖向尺寸随着每一代技术的发展而被减小(“缩小”)。互补金属氧化物半导体(CMOS)IC中主要有两类部件，即晶体管和线路。通过“缩放”，晶体管性能和密度通常得到改善，这有助于前面提到的IC性能和功能的提升。然而，将晶体管连接在一起的线路(互连)在“缩放”的情况下性能有所降低。当今的情形是线路决定了IC的性能、功能以及功耗。

半导体装置或芯片的3D堆叠是解决线路问题的一种途径。通过以三维的方式而不是二维的方式(如20世纪90年代的情况)来布置晶体管，IC中的晶体管可以被放置为更靠近彼此。这样可以减小线路长度并保持接线延迟较低。

目前有多种形成3D堆叠集成电路或芯片的技术，包括：

·硅通孔(TSV)技术：可以单独构建多层晶体管(有或没有布线级)。据此，可以通过多个硅通孔(TSVs)将晶体管彼此结合以及彼此连接。

·单片3D技术：采用这种方法，可以整体地构建多层晶体管及线路。一些单片3D和3DIC方法描述于下述美国专利、美国专利公开以及未决的美国专利申请。所述美国专利是：8,273,610,8,557,632,8,298,875,8,642,416,8,362,482,8,378,715,8,379,458,8,450,804,8,574,929,8,581,349,8,642,416,8,687,399,8,742,476,8,674,470,8,803,206,8,836,073,8,902,663,8,994,404,9,021,414,9,023,688，9,030,858,9,117,749,9,142,553,9,219,005,9,385,058,9,385,088,9,406,670,9,460,978以及9,509,313。所述美国专利公开是：2011/0092030以及2016/0218046。所述未决的美国专利申请是：14/607,077,14/642,724,62/307,568,62/297,857,15/095,187,15/150,395,15/173,686,15/243,941，PCT/US2016/052726,62/406,376，62/432,575,62/440,720,62/457,838,62/460,989,62/297,857,62/443,751,62/454,785,62/468,372,62/473,308,62/484,284,62/488,757,62/501,136，62/517,959,62/523,760,62/530,173,62/531,880,62/539,054,62/549,952,62/562,457,62/625,961，PCT/US2017/052359,15/333,138,15/344,562和15/351389。上述专利、公开以及申请的全部内容通过引用并入本申请。

·电光学：还有为包括多层不同晶体的集成单片3D而进行的工作。例如美国专利8,283,215，US8,163,581,8,753,913,8,823,122,9,197,804和9,419,031；以及美国专利公开第2016/0064439号。上述专利、公开和申请的全部内容通过引用并入本申请。

另外，根据本发明的一些实施例的3D技术可以使一些非常创新的IC装置替代品具有降低的开发成本，新颖和更简单的工艺流程，增加的产量和其他示范性的益处。

发明内容