[实用新型]半导体器件

说明书

本公开涉及半导体器件，例如，可用于制造由隔离沟槽隔开的第一和第二半导体区域。半导体衬底被氮化硅覆盖。通过离子注入掺杂位于第一区域上方的氮化硅。沟槽被蚀刻穿过氮化硅，并且以各向同性方式部分地蚀刻掺杂氮化硅。用绝缘体填充沟槽到达位于第一区域的层级上方的层级。去除氮化硅，使得仅第一区域的边缘被绝缘体环覆盖。

相关申请的交叉参考

本申请要求2017年6月12日提交的法国申请第1755226号的优先权，其内容结合于此作为参考。

技术领域

本专利申请涉及一种半导体器件。

背景技术

在包括场效应晶体管的电子芯片中会产生各种问题。

具体地，这种晶体管中的一个问题在于：一般地，晶体管越小，泄露电流的相对值越大。这就导致了高能耗。

另一问题在于：当多个晶体管被设计为相同时，这些晶体管实际上通常显示出不同的电特性，具体为不同的阈值电压。当操作温度降低时，这些电特性之间的差异通常趋于恶化。这在实际获取想要的电特性的过程中导致各种困难。这些困难尤其在芯片被提供用于模拟操作(例如，在测量设备中)和/或冷操作(例如，在负环境温度下)的情况下产生。这通常导致特定芯片在制造后检查期间被拒绝。

此外，电子芯片可以包括被控制栅极环绕的浮置栅极晶体管类型的存储点。除了关于晶体管的上述问题之外，由于相对较高的电压被要求施加用于编程存储点的事实，这种存储点显示出劣化晶体管的栅极绝缘体的问题。

如果期望针对不同类型(N沟道和P沟道)的晶体管和/或存储点同时实施的话，则用于解决上述各种问题的各种已知方法要求多种制造步骤。

实用新型内容

本专利申请涉及一种用于在电子芯片中制造半导体区域(例如，用于形成N沟道和P沟道晶体管和/或存储点的半导体区域)的方法。实施例可以减轻上述缺陷中的所有或一些。

本公开提供了一种半导体器件，包括：半导体衬底，具有被沟槽环绕的第一区域和第二区域；以及绝缘材料，填充沟槽；其中第一区域的上表面的边缘被填充沟槽的绝缘材料覆盖；并且其中填充沟槽的绝缘材料在与第二区域的边缘相邻的位置处被填充到低于第二区域的边缘的层级。

在某些实施例中，还包括：覆盖第一区域、第二区域和绝缘材料的介电层。

在某些实施例中，第一区域是p掺杂区域，并且第二区域是n掺杂区域。

在某些实施例中，还包括：第一栅极区域，覆盖第一区域并且与第一区域绝缘，第一栅极区域通过绝缘材料与第一区域的边缘隔开；以及第二栅极区域，覆盖第二区域并且与第二区域绝缘，第二栅极区域包括在第二区域的上表面的层级下方延伸的部分。

在某些实施例中，还包括：覆盖第一区域、第二区域和绝缘材料的栅极介电层，第一栅极区域和第二栅极区域覆盖栅极介电层。

在某些实施例中，第一区域是p掺杂区域，并且第一栅极区域是n沟道晶体管的栅极；以及其中第二区域是n掺杂区域，并且第二栅极区域是p沟道晶体管的栅极。

在某些实施例中，半导体衬底是SOI结构的上部半导体层。

一个实施例提供了一种用于制造通过隔离沟槽隔开的第一和第二半导体区域的方法。半导体衬底用氮化硅覆盖。位于第一区域上方的氮化硅通过离子注入来掺杂。以各向同性的方式，沟槽蚀刻穿过氮化硅，并且掺杂的氮化硅被部分蚀刻。沟槽用绝缘体填充到位于第一区域的层级上方的层级。去除氮化硅，使得第一区域的边缘仅用绝缘体环覆盖。

根据一个实施例，该方法进一步包括清洁在去除氮化硅后得到的结构的步骤。这种清洁会使得在第二区域周围的绝缘体的表面上形成凹陷(pit)。