[发明专利]一种扇出型封装结构和封装方法在审
申请号: | 201811643523.2 | 申请日: | 2018-12-29 |
公开(公告)号: | CN109599390A | 公开(公告)日: | 2019-04-09 |
发明(设计)人: | 李恒甫 | 申请(专利权)人: | 华进半导体封装先导技术研发中心有限公司 |
主分类号: | H01L25/18 | 分类号: | H01L25/18;H01L23/31;H01L23/538;H01L21/98 |
代理公司: | 北京三聚阳光知识产权代理有限公司 11250 | 代理人: | 李博洋 |
地址: | 214135 江苏省无锡市新*** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 芯片 导电柱 互连 转移层 封装 扇出型封装 导电互连 封装体 环氧树脂 多芯片集成 包封处理 多层介质 金属端子 芯片形变 重布线层 堆叠 焊盘 线电 嵌入 铺设 保证 | ||
本发明公开了一种扇出型封装结构和封装方法,包括:转移层,具有至少一层第一导电互连线;第一封装体,包括多个层叠的第一芯片和具有不同高度的多个第一互连柱,相同高度的第一互连柱上分别设置有第一芯片,第一互连柱一端与芯片的焊盘连接,第一互连柱另一端与第一导电互连线电连接。利用处于在底部的转移层,使多个芯片通过导电柱依次相互连接,封装体底部的金属端子与转移层连接;导电柱和芯片进行包封处理,通过连接不同高度的导电柱,保证整个封装的连接在一个平面上完成,保证芯片的稳定性,同时通过连接不同高度的导电柱,进行压力均分;防止重复性铺设重布线层和嵌入环氧树脂,因多层介质堆叠产生芯片形变实现多芯片集成。
技术领域
本发明涉及半导体封装技术领域,具体涉及一种扇出型封装结构和封装方法。
背景技术
为了满足电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展,芯片的小型化、智能化使得芯片封装引脚的数量在提升的同时,封装引脚的尺寸也在快速下降。传统的倒装芯片晶圆级封装方案中I/O连接端子散布在芯片表面面积之内,从而限制了I/O连接数目。扇出型晶圆级封装能很好的解决这个问题,同时由于其具有小型化、低成本和高集成度等优点,因此正在迅速成为新型芯片和晶圆级封装技术的选择。
现有技术中通常将裸芯片的背面嵌入在环氧树脂中,然后在裸芯片的正面形成介电层和重布线层,并在裸芯片正面的焊盘与重布线层之间形成电连接,重布线层可重新规划从裸芯片上的I/O连接到外围环氧树脂区域的路线,再在重布线层的焊盘上形成焊球突起结构,由此形成扇出型封装结构。但该扇出型封装结构通过重复性铺设重布线层和嵌入环氧树脂;因多层介质堆叠产生芯片形变,影响产品质量。
发明内容
因此,本发明提供一种扇出型封装结构和封装方法,以减少封装体因多层介质堆叠产生的芯片形变,保证芯片的产品质量。
根据第一方面,本发明实施例提供一种扇出型结构,至少包括:
转移层,具有至少一层导电互连线;第一封装体,包括多个层叠的第一芯片和具有不同高度的多个第一互连柱,相同高度的第一互连柱上分别设置有所述第一芯片,所述第一互连柱一端与所述芯片的焊盘连接,所述第一互连柱另一端与所述导电互连线连接。
可选地,所述扇出型封装结构包括:第二封装体,设置在所述第一封装体和所述转移层之间,包括至少一个第二芯片;
所述转移层还包括第二互连柱,所述第二互连柱一端与所述第二芯片的焊盘连接,所述第二互连柱另一端与所述第一导电互连线连接。
可选地,所述扇出型封装结构包括:第二导电互连线,设置在所述第二封装体面向所述第一封装体的一侧,与所述第一互连柱连接;
所述转移层还包括第三互连柱,所述第三互连柱一端与所述第二导电互连线连接,所述第三互连柱的另一端与所述第一导电互连线连接。
可选地,所述转移层包括多层第一导电互连线,以及包封多层所述第一导电互连线层的介质层;其中,不同层之间的是第一导电互连线之间通过所述介质层上的导电通孔电连接。
可选地,所述的扇出型封装结构,包括:
第一封装层,包封所述第一芯片、第一导电柱以及第二导电互连线;
第二封装层,包封所述第二芯片。
根据第二方面,本发明实施例提供了一种扇出型封装方法,包括:提供转移层,所述转移层具有至少一层第一导电互连线;在所述转移层上形成不同高度的多个第一互连柱,所述一互连柱第一端与所述第一导电互连线电连接;分别在相同高度的第一互连柱的另一端上安设第一芯片;在所述转移层上形成第一封装层,包封所述第一芯片和第一互连柱。
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