[发明专利]用于紧缩字的向量乘法和累加的装置和方法

权利要求书

1.一种处理器，包括：

解码器，用于对指令解码；

第一源寄存器，用于存储第一多个紧缩字；

第二源寄存器，用于存储第二多个紧缩字；

第三源寄存器，用于存储多个紧缩四字；

执行电路，用于执行第一指令，所述执行电路包括：

扩展电路，用于对所述第一多个紧缩字和所述第二多个紧缩字进行符号扩展或零扩展，以生成与所述第一多个紧缩字和所述第二多个紧缩字对应的第一多个双字和第二多个双字；

乘法器电路，用于将所述第一多个双字中的每个双字与所述第二多个双字中的对应双字相乘以生成多个临时乘积；

加法器电路，用于将所述临时乘积的至少第一集合相加以生成第一临时和；

累加电路，用于将所述第一临时和与来自所述第三源寄存器中的第一四字位置的第一紧缩四字值结合以生成第一经累加的四字结果；

目的地寄存器，用于将所述第一经累加的四字结果存储在所述第一四字位置中。

2.如权利要求1所述的处理器，其中，所述目的地寄存器和所述第三源寄存器是同一寄存器。

3.如权利要求1所述的处理器，进一步包括：

饱和电路，用于在将所述第一经累加的四字结果存储在所述目的地寄存器中之前，使所述第一经累加的四字结果饱和。

4.如权利要求1所述的处理器，其中，所述第一多个紧缩字和所述第二多个紧缩字是有符号的，并且其中，所述扩展电路用于对所述第一多个紧缩字和所述第二多个紧缩字进行符号扩展。

5.如权利要求1所述的处理器，其中，所述第一源寄存器、所述第二源寄存器和所述第三源寄存器包括用于分别存储16个字、32个字或64个字和/或用于分别存储4个四字、8个四字或16个四字的128位的寄存器、256位的寄存器或512位的寄存器。

6.如权利要求1所述的处理器，进一步包括：

掩蔽电路，用于对包括多个位的写掩码求值，每个位都与所述目的地寄存器中的紧缩数据元素位置相关联。

7.如权利要求6所述的处理器，其中，所述掩蔽电路用于：在检测到与所述第一四字位置相关联的写掩码位的值后，判定是否将所述第一经累加的四字结果写入所述目的地寄存器。

8.如权利要求7所述的处理器，如果所述掩蔽电路判定不写入所述第一经累加的四字结果，则：将零写入所述第一四字位置；或者不对所述第一四字位置执行更新。

9.一种方法，包括：

对指令解码；

通过以下步骤来执行所述指令：

对来自第一源寄存器和第二源寄存器的第一多个紧缩字和第二多个紧缩字进行符号扩展或零扩展，以生成与所述第一多个紧缩字和所述第二多个紧缩字对应的第一多个双字和第二多个双字；

将所述第一多个双字中的每个双字与所述第二多个双字中的对应双字相乘以生成多个临时乘积；

将所述临时乘积的至少第一集合相加以生成第一临时和；

将所述第一临时和与来自第三源寄存器中的第一四字位置的第一紧缩四字值累加以生成第一经累加的四字结果；

将所述第一经累加的四字结果存储在目的地寄存器中的所述第一四字位置中。

10.如权利要求9所述的方法，其中，所述目的地寄存器和所述第三源寄存器是同一寄存器。

11.如权利要求9所述的方法，进一步包括：

在将所述第一经累加的四字结果存储在所述目的地寄存器中之前，使所述第一经累加的四字结果饱和。

12.如权利要求9所述的方法，其中，所述第一多个紧缩字和所述第二多个紧缩字是有符号的，并且其中，将对所述第一多个紧缩字和所述第二多个紧缩字进行符号扩展。