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[发明专利]乘累加电路、包含该乘累加电路的处理器和计算装置-CN202310990483.3在审
发明人：王丹阳;陈双燕;翟云;范志军;杨作兴 -专利权人：深圳比特微电子科技有限公司
申请日： 2023-08-08 - 公布日： 2023-09-05 - 主分类号： G06F7/52 文献下载
摘要：本公开涉及乘累加电路、包含该乘累加电路的处理器和计算装置。一种乘累加电路包括至少一个乘累加单元和求和单元。乘累加单元包括：乘法子电路，被配置为接收乘数并对其求积；累加子电路，其输入端耦接到乘法子电路的输出端，累加子电路被配置为接收乘法子电路的输出并对其累加；以及控制子电路，其输入端耦接到累加子电路的输出端并且其输出端提供乘累加单元的输出端，控制子电路被配置为接收控制信号和累加子电路的输出并根据控制信号而控制是否在控制子电路的输出端提供累加子电路的输出。求和单元的输入端耦接到所述至少一个乘累加单元的输出端。求和单元被配置为接收所述至少一个乘累加单元的输出并对其求和。
累加电路包含处理器计算装置

[发明专利]均值池化累加电路、装置以及方法-CN202010006439.0在审
发明人：郑旭标 -专利权人：珠海亿智电子科技有限公司
申请日： 2020-01-03 - 公布日： 2020-05-22 - 主分类号： G06N3/063 文献下载
摘要：本发明公开一种均值池化累加电路、装置以及方法，均值池化累加电路包括双端口缓存、写控制电路、读控制电路、MUX、加法电路、减法电路、输出控制电路以及累加缓存器，该均值池化累加电路用于均值池化装置当中；一种均值池化方法包括以下步骤：将输入特征数据进行BLK分块；内部缓存中定义两个缓存阵列，按照乒乓操作的存储策略将第一维度输出累加结果存储于其中一个缓存阵列中；读取所述缓存阵列中第一维度的累加结果，进行第二维度的累加操作；第二维度累加结果输出到均值除法电路本发明的有益效果是：二维方向的累加能够按照同样的一维的累加电路进行第二个维度的运算，使得累加电路具备通用性。
均值累加电路装置以及方法

[发明专利]乘法器、乘累加电路、运算电路、处理器和计算装置-CN202311056807.2在审
发明人：王丹阳;薛天志;翟云;范志军;杨作兴 -专利权人：深圳比特微电子科技有限公司
申请日： 2023-08-22 - 公布日： 2023-09-19 - 主分类号： G06F7/523 文献下载
摘要：本公开涉及乘法器、乘累加电路、运算电路、处理器和计算装置。一种运算电路包括输入处理电路和乘累加电路。输入处理电路接收第一数并且在第一数是有符号数的情况下通过对第一数的符号位取反来输出第一数作为用于馈入乘累加电路的第一乘数，并在第一数是无符号数的情况下直接输出第一数作为用于馈入乘累加电路的第一乘数。输入处理电路还接收预先已知的第二数并直接输出第二数作为用于馈入乘累加电路的第二乘数。乘累加电路包括乘法子电路和累加子电路。乘法子电路包括用于执行第一乘数与第二乘数的乘法运算并提供无符号输出的乘法器。累加子电路接收乘法子电路的输出并对其累加。
乘法器累加电路运算处理器计算装置

[发明专利]用于高运算速度的累加器-CN202210836192.4在审
发明人：李性柱 -专利权人：爱思开海力士有限公司
申请日： 2022-07-15 - 公布日： 2023-06-06 - 主分类号： G06F7/501 文献下载
摘要：一种累加器包括：输入锁存电路，第一输入锁存器，其能够锁存和输出输入数据；第二输入锁存器，其能够锁存和输出奇数锁存数据；以及第三输入锁存器，其能够锁存和输出偶数锁存数据。累加器还包括累加电路，其被配置为将输入数据和从输入锁存电路输出的奇数锁存数据相加以输出奇数累加数据，并且被配置为将输入数据和偶数锁存数据相加以输出偶数累加数据。累加器还包括输出锁存电路，输出锁存电路包括能够锁存从累加电路输出的奇数累加数据并输出奇数锁存数据的第一输出锁存器，并且输出锁存电路包括能够锁存从累加电路输出的偶数累加数据并输出偶数锁存数据的第二输出锁存器
用于运算速度累加器

[发明专利]具有动态反馈的电容测量电路-CN201180005457.6有效
发明人：伯纳德·O·吉安 -专利权人： 3M创新有限公司
申请日： 2011-01-03 - 公布日： 2012-09-26 - 主分类号： G01R27/26 文献下载
摘要：通常，累加器电路耦合到所述电容，并包括累加器和开关，所述开关通过第一控制信号所支配的一系列开关控制的充电或放电循环对所述累加器充电。所述累加器电路根据所述第一累加器上的所述电荷提供累加器信号。放电电路耦合到所述累加器电路，并且包括可选的变流装置，所述放电电路根据第二控制信号对所述累加器进行部分放电。控制电路耦合到所述累加器电路和所述放电电路，其动态地调节所述第一和/或第二控制信号以将所述累加器信号维持在所需范围内。所述动态调节的控制信号可用作所述电容的量度。
具有动态反馈电容测量电路

[发明专利]一种环路滤波电路-CN201911382777.8有效
发明人：敖海;李伟 -专利权人：芯动微电子科技（珠海）有限公司
申请日： 2019-12-28 - 公布日： 2023-06-02 - 主分类号： H03L7/107 文献下载
摘要：本发明公开了一种环路滤波电路，包括相位判决电路、积分增益调节电路、比例增益调节电路、第一累加器、第二累加器、第三累加器和加法器；相位判决电路根据输入的相位信号生成第一判决信号、第二判决信号和第三判决信号；第一累加器根据第二判决信号的电平进行累加操作，生成积分增益控制信号；积分增益调节电路根据第一判决信号和积分增益控制信号，生成积分步长信号；第三累加器根据积分步长信号进行累加操作，生成积分信号；第二累加器根据第三判决信号的电平进行累加操作，生成比例增益控制信号；比例增益调节电路根据输入的相位信号和比例增益控制信号，生成比例信号。本发明可动态调节时钟数据恢复电路的环路带宽。
一种环路滤波电路

[发明专利]时间交织模数转换器中的斩波开关时间偏斜校准-CN201980017446.6在审
发明人： B·W·维布鲁根;C·埃德曼;B·M·瓦兹 -专利权人：赛灵思公司
申请日： 2019-03-06 - 公布日： 2020-10-30 - 主分类号： H03M1/12 文献下载
摘要：一种示例时间偏斜校准电路包括多个第一电路(702)，每个第一电路包括第一累加器(720)和第二累加器(722)。时间偏斜校准电路还包括多个第二电路(704)，每个第二电路包括耦合到第一累加器和第二累加器的输出的第一加法器(724)、以及耦合到第一累加器和第二累加器的输出的第一减法器(726)。时间偏斜校准电路还包括配置为组合第一加法器的输出和第一减法器的输出的判定电路(727)。
时间交织转换器中的开关时间偏斜校准

[发明专利]OFDM接收装置及其自动增益控制电路-CN200710098241.4无效
发明人：拉克兰·布鲁斯·迈克尔 -专利权人：索尼株式会社
申请日： 2007-04-20 - 公布日： 2007-10-24 - 主分类号： H04L27/38 文献下载
摘要：本发明涉及OFDM接收装置及其自动增益控制电路。其具备：限幅检测电路，其将对接收信号进行频率转换后得到的中间频率信号的信号电平超过参数限幅电平的瞬时限幅的检测次数与限幅数阈值进行比较，检测超过了限幅数阈值的区间；累加电路，其累加限幅检测电路的检测输出；和目标值决定电路，其被提供累加电路的累加输出，上述目标值决定电路具备：第1比较器，其将累加电路的累加输出与限幅阈值进行比较，判断发生了限幅；和第2比较器，其将累加电路的累加输出与非限幅阈值进行比较，判断没有发生限幅
ofdm 接收装置及其自动增益控制电路

[发明专利]应用于TDI-CIS的时域累加方法及累加器-CN201310492807.7有效
发明人：徐江涛;朱昆昆;姚素英;高静;史再峰 -专利权人：天津大学
申请日： 2013-10-18 - 公布日： 2014-01-29 - 主分类号： H04N5/235 文献下载
摘要：本发明涉及微电子学的模拟集成电路设计领域，为消除模拟域电路累加过程中的非理想效应，减小累加器电路的复杂度，降低整体电路的芯片面积和功耗，使累加器电路可应用在低功耗环境中，本发明采用的技术方案是，应用于TDI-CIS的时域累加器，包括像素阵列，还包括：采样保持开关S/H，采样开关Sn、VCDL压控延时线、PD相位检测电路、TDC电路、两个D触发器、三个反相器、计数器和寄存器；采用电路采样模拟电压信号和参考电压信号进行转换累加，转换累加的过程在时间域内完成，在完成预期累加级数之后由相位检测器完成累加时间的输出；随后计数器和TDC电路对此时间信号进行量化。本发明主要应用于模拟集成电路设计。
应用于 tdi cis 时域累加方法累加器

[实用新型]应用于TDI-CIS的时域累加器-CN201320646028.3有效
发明人：徐江涛;朱昆昆;姚素英;高静;史再峰 -专利权人：天津大学
申请日： 2013-10-18 - 公布日： 2014-05-21 - 主分类号： H04N5/235 文献下载
摘要：本实用新型涉及微电子学的模拟集成电路设计领域，为消除模拟域电路累加过程中的非理想效应，减小累加器电路的复杂度，降低整体电路的芯片面积和功耗，使累加器电路可应用在低功耗环境中，本实用新型采用的技术方案是，应用于TDI-CIS的时域累加器，包括像素阵列，还包括：采样保持开关S/H，采样开关Sn、VCDL压控延时线、PD相位检测电路、TDC电路、两个D触发器、三个反相器、计数器和寄存器；采用电路采样模拟电压信号和参考电压信号进行转换累加，转换累加的过程在时间域内完成，在完成预期累加级数之后由相位检测器完成累加时间的输出；随后计数器和TDC电路对此时间信号进行量化。本实用新型主要应用于模拟集成电路设计。
应用于 tdi cis 时域累加器

[发明专利]带分层累加器的计算电路-CN202211534492.3在审
发明人： D·卡帕利亚;L·巴伊奇;A·切伊科夫 -专利权人：滕斯托伦特股份有限公司
申请日： 2022-12-02 - 公布日： 2023-06-09 - 主分类号： G06F7/544 文献下载
摘要：本文公开了与计算电路有关的方法和系统。一种公开的计算电路包括数学电路、第一累加器和第二累加器。所述第一累加器具有第一存储器。所述第二累加器具有第二存储器。所述第一累加器可通信地连接到所述数学电路，并在所述第一存储器中累加来自所述数学电路的值。所述第二累加器可通信地连接到所述第一存储器，并在所述第二存储器中累加来自所述第一存储器的值。
分层累加器计算电路

[发明专利]基于匹配滤波的相关运算电路-CN201210210324.9有效
发明人：邓强 -专利权人：中国电子科技集团公司第十研究所
申请日： 2012-06-25 - 公布日： 2012-10-10 - 主分类号： H04B1/7093 文献下载
摘要：本发明提出的一种基于匹配滤波的相关运算电路，在匹配滤波运算电路的移位寄存器的输入端，连接有一个先对接收数据作预累加处理的预累加电路和对预累加数据重新排序成奇数部分和偶数部分的数据缓存电路。其中，预累加电路，用于根据捕获精度的要求对接收数据作预累加运算；数据缓存电路，用于对累加后的数据进行存储，以便按奇偶顺序进行匹配滤波运算；匹配滤波电路，用于对接收信号和本地伪码做相关运算，并通过搜索相关峰值完成直扩本发明通过引入预累加电路对接收数据做预先处理，再进行相关运算，完成对接收数据伪码相位的搜索与捕获，有效解决了传统相关运算电路逻辑资源消耗过大，难于工程应用的问题。
基于匹配滤波相关运算电路

[发明专利]一种电能计量微处理器及其内核、能量累加电路和方法-CN201910931207.3在审
发明人：王雅婕;谭年熊 -专利权人：杭州万高科技股份有限公司
申请日： 2019-09-29 - 公布日： 2020-01-10 - 主分类号： G06F7/498 文献下载
摘要：本申请公开了一种电能计量微处理器及其内核、能量累加电路和能量累加方法，该能量累加电路包括相连的计算比较电路和计数器电路；计算比较电路用于计算用电数据中的功率值与当前能量值的累加值、累加值与预设阈值的差值，输出表征差值正负的标志位至计数器电路，并在差值不小于零时将当前能量值更新为差值，在差值小于零时将当前能量值更新为累加值；计数器电路用于在差值不小于零时输出能量计量脉冲。本申请利用计算比较电路对用电数据中的功率值进行累加计算，并与预设阈值进行大小比较，从而在累加值大于预设阈值时输出电能计量脉冲，针对性地实现电能计量中的计算过程，因而可有效提供电能计量的效率和产品经济效益
累加计算比较电路计数器电路电能计量能量累加零时预设计量脉冲用电数据电路产品经济效益微处理器差值正负大小比较计算过程累加计算输出电能输出能量有效提供标志位阈值时内核申请输出

[发明专利]具有积分图像输出的图像感测器-CN200910128248.5有效
发明人：梁菁珊;林建宏;李子芳;庄国煜 -专利权人：财团法人工业技术研究院
申请日： 2009-03-24 - 公布日： 2010-09-29 - 主分类号： H04N5/335 文献下载
摘要：一种具有积分图像输出的图像感测器，其包括像素电路、线累加器及体累加器。其中，像素电路中包括多个像素元件，用以提取图像中多个像素的像素值。线累加器耦接于像素电路，用以累加图像的目标像素线中第一像素至目标像素的像素值，而获得线像素累加值。体累加器耦接于线累加器，用以将线累加器输出的线像素累加值累加至目标像素线的前一条像素线中对应于目标像素的像素积分值以作为目标像素的像素积分值，并输出目标像素的像素积分值以形成积分图像。
具有积分图像输出感测器

[发明专利]MAC处理流水线、控制和配置其的电路系统及操作其的方法-CN202180019375.0在审
发明人： F·A·瓦尔;C·C·王 -专利权人：弗莱克斯-罗技克斯技术公司
申请日： 2021-03-30 - 公布日： 2022-11-01 - 主分类号： G06F9/02 文献下载
摘要：一种集成电路，包括控制/配置电路系统，该电路系统与多个互连(例如，串联)的乘法器‑累加器电路和/或一行或多行互连(例如，串联)的乘法器‑累加器电路接口。控制/配置电路系统可以包括多个控制/配置电路，每个控制/配置电路与至少一个多位MAC执行流水线接口，其中每个流水线包括多个互连(例如，串联)的乘法器‑累加器电路。每个控制/配置电路可以包括以下中的一个或多个(或所有)(i)可配置输入数据信号路径，以在(一个或多个)执行序列期间向流水线的MAC提供数据，(ii)可配置累加数据路径，用于在执行序列期间由MAC生成的正在进行/累加的MAC累加总数，以及(iii)可配置输出数据路径，用于由执行序列生成的输出数据(即，经由执行流水线的乘法器‑累加器电路或MAC处理器处理的输入数据)。
mac 处理流水线控制配置电路系统操作方法

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