[发明专利]半导体集成电路及逻辑电路

说明书

本发明提供一种半导体集成电路，驱动电路(10)在节点(n11)和节点(n12)之间具备串联起来的N型晶体管(Tn11、Tn12)。N型晶体管(Tn11)由具有相等的栅极长度以及相等的栅极宽度的一个鳍式晶体管构成，并且N型晶体管(Tn11)的栅极连接到输入节点(nin1)上。N型晶体管(Tn12)由具有相等的栅极长度以及相等的栅极宽度的两个鳍式晶体管构成，并且N型晶体管(Tn12)的栅极连接到输入节点(nin2)上。

本申请是申请日为2014年09月03日、申请号为201480049232.4、发明名称为“半导体集成电路及逻辑电路”的发明专利申请的分案申请。

技术领域

本发明涉及一种半导体集成电路及逻辑电路，该半导体集成电路及逻辑电路使用了具有鳍片(fin)结构的鳍式晶体管。

背景技术

众所周知，现有的半导体集成电路的设计中，能够通过调节晶体管的栅极宽度、栅极长度，或改变并联起来的晶体管的数量，来调节该晶体管的驱动能力。

在专利文献1中公开了一种半导体电子线路，在该半导体电子线路中布置有栅极长度或栅极宽度不相同的多个晶体管，并从这些晶体管中选择所需的晶体管后连接起来，从而能够对驱动能力进行调节。

近年来，在半导体器件领域，提出了利用鳍片结构的晶体管(以下称作“鳍式晶体管”)的方案。图6是示出鳍式晶体管的简要结构的示意图。不同于二维结构的MOS(Metal-Oxide Semiconductor，金属氧化物半导体)晶体管，鳍式晶体管的源极和漏极具有被称为鳍片的隆起的立体结构。并且鳍式晶体管的栅极以围住该鳍片的方式布置。借助这样的鳍片结构，沟道区域就会由鳍片的三个面形成，因此，与现有结构相比，对沟道的控制性得到了大幅改善。由此，能够实现减少漏功率、提高通态电流、以及降低工作电压等效果，从而能够提高半导体集成电路的性能。

专利文献1：日本公开专利公报特开平9-27554号公报

发明内容

-发明所要解决的技术问题-

在半导体微细化的过程中，晶体管的栅极以及/或者扩散层的形状、布线图案的形状会对器件特性的均匀化、成品率带来很大影响。特别是，就鳍式晶体管而言，由于鳍片的宽度对晶体管特性的影响很大，因此，当进行设计时，优选使用由栅极宽度及栅极长度均一的鳍式晶体管构成的晶体管。

另一方面，在半导体集成电路的设计中，在使晶体管的栅极宽度和栅极长度保持一定不变的情况下，例如当要提高或降低晶体管的驱动能力时，可以想到增加或减少串联、并联起来的晶体管的数量的方法。然而，此时可获得的晶体管的驱动能力值会被限制成能力最小的晶体管的整数倍等非连续值。其结果是，存在会导致设计自由度下降的问题，甚至有时会成为电路性能降低的原因。

本发明的目的在于：在使用鳍式晶体管的半导体集成电路中，能够将该半导体集成电路的驱动能力简单地调节为所期望的驱动能力。

-用以解决技术问题的技术方案-

在本发明的第一方面中，公开了一种半导体集成电路，其与第一输入节点和第二输入节点、以及第一节点和第二节点连接，该半导体集成电路的特征在于：所述半导体集成电路在所述第一节点和所述第二节点之间具备串联起来的第一晶体管和第二晶体管，该第一晶体管和第二晶体管为第一导电型晶体管，所述第一晶体管由栅极长度相等且栅极宽度相等的n个鳍式晶体管构成，并且所述第一晶体管的栅极连接到所述第一输入节点上，其中，n为整数，且n≥1；所述第二晶体管由m个鳍式晶体管构成，所述m个鳍式晶体管的栅极长度和栅极宽度分别与所述n个鳍式晶体管的栅极长度和栅极宽度相等，并且所述第二晶体管的栅极连接到所述第二输入节点上，其中，m为整数，且m＞n。

在本发明的第二方面中，公开了一种逻辑电路，其特征在于：所述逻辑电路具备多个半导体集成电路，所述多个半导体集成电路包括本发明的第一方面中所记载的半导体集成电路即第一半导体集成电路。