[发明专利]半导体集成电路及逻辑电路

权利要求书

1.一种半导体集成电路，其包括与第一输入节点、第二输入节点、输出节点相连接的“与非”电路，该半导体集成电路的特征在于：

该半导体集成电路包括第一N型晶体管、第二N型晶体管、第一P型晶体管以及第二P型晶体管，

所述第一N型晶体管和所述第二N型晶体管在所述输出节点和地线之间串联，

所述第一P型晶体管和所述第二P型晶体管在所述输出节点和电源之间并联，

所述第一N型晶体管由栅极长度相等且栅极宽度相等的n个鳍式晶体管构成，并且所述第一N型晶体管的栅极连接在所述第一输入节点上，其中，n为整数，且n≥1，

所述第二N型晶体管由m个鳍式晶体管构成，所述m个鳍式晶体管的栅极长度与所述n个鳍式晶体管的栅极长度相等，所述m个鳍式晶体管的栅极宽度与所述n个鳍式晶体管的栅极宽度相等，并且所述第二N型晶体管的栅极连接在所述第二输入节点上，其中，m为整数，且m＞n，

所述第一P型晶体管的栅极连接在所述第一输入节点上，

所述第二P型晶体管的栅极连接在所述第二输入节点上。

2.根据权利要求1所述的半导体集成电路，其特征在于：

所述半导体集成电路还包括第三N型晶体管和第三P型晶体管，

所述第三N型晶体管在所述输出节点和所述地线之间与所述第一N型晶体管和所述第二N型晶体管串联，

所述第三P型晶体管在所述输出节点和所述电源之间与所述第一P型晶体管和所述第二P型晶体管并联，

所述第三N型晶体管由1个鳍式晶体管构成，所述1个鳍式晶体管的栅极长度与所述n个鳍式晶体管的栅极长度相等，所述1个鳍式晶体管的栅极宽度与所述n个鳍式晶体管的栅极宽度相等，并且所述第三N型晶体管的栅极连接在第三输入节点上，其中，1为整数，且l≥1，

所述第三P型晶体管的栅极连接在所述第三输入节点上。

3.根据权利要求1所述的半导体集成电路，其特征在于：

构成所述第二N型晶体管的各个所述鳍式晶体管用沿第一方向延伸的多个第一鳍片构成，

所述多个第一鳍片沿着垂直于所述第一方向的第二方向排列。

4.根据权利要求3所述的半导体集成电路，其特征在于：

该半导体集成电路还包括虚拟鳍片，该虚拟鳍片与所述多个第一鳍片中的至少一个第一鳍片位于沿所述第一方向延伸的同一条线上。

5.根据权利要求4所述的半导体集成电路，其特征在于：

在该半导体集成电路中设有虚拟栅极，该虚拟栅极沿所述第二方向延伸，将该虚拟栅极布置成与所述虚拟鳍片正交。

6.根据权利要求3所述的半导体集成电路，其特征在于：

该半导体集成电路还包括局部布线，该局部布线形成为与所述多个第一鳍片抵接。

7.根据权利要求6所述的半导体集成电路，其特征在于：

该半导体集成电路还包括金属布线，该金属布线经由接触部与所述局部布线相连接。

8.一种半导体集成电路，其包括与第一输入节点、第二输入节点、输出节点相连接的“或非”电路，该半导体集成电路的特征在于：

该半导体集成电路包括第一P型晶体管、第二P型晶体管、第一N型晶体管以及第二N型晶体管，

所述第一P型晶体管和所述第二P型晶体管在所述输出节点和电源之间串联，

所述第一N型晶体管和所述第二N型晶体管在所述输出节点和地线之间并联，

所述第一P型晶体管由栅极长度相等且栅极+宽度相等的n个鳍式晶体管构成，并且所述第一P型晶体管的栅极连接在所述第一输入节点上，其中，n为整数，且n≥1，

所述第二P型晶体管由m个鳍式晶体管构成，所述m个鳍式晶体管的栅极长度和栅极宽度与所述n个鳍式晶体管的栅极长度和栅极宽度相等，并且所述第二P型晶体管的栅极连接在所述第二输入节点上，其中，m为整数，且m＞n，

所述第一N型晶体管的栅极连接在所述第一输入节点上，

所述第二N型晶体管的栅极连接在所述第二输入节点上。

9.根据权利要求8所述的半导体集成电路，其特征在于：

所述第一N型晶体管和所述第二N型晶体管由相同数量的鳍式晶体管构成。