[发明专利]基于标准CMOS工艺的单层多晶结构EEPROM

说明书

本发明公开了一种单层多晶结构EEPROM，包括P型硅基材、均设置在P型硅基材的第一N型阱和第二N型阱，以及耦合电容管和PMOS晶体管；耦合电容管包括第一浮栅、耦合电容端和第一栅氧化层，耦合电容端和第一栅氧化层均设置在第一N型阱上，第一浮栅设置在第一栅氧化层上；PMOS晶体管包括第二浮栅、均设置在第二N型阱上的P⁺源极掺杂区、P⁺漏极掺杂区、N⁺衬底掺杂区和第二栅氧化层，第二浮栅设置在第二栅氧化层上；第二浮栅通过浮栅导电连接第一浮栅。本发明的单层多晶结构EEPROM，通过改进EEPROM的结构，使之能够承受擦除时的操作电压，与此同时能够基于标准CMOS工艺生产，而不仅仅只局限于某些特定工艺，改善单层多晶结构EEPROM的兼容性，利于降低制造成本。

技术领域

本发明属于半导体存储技术领域，具体涉及一种基于标准CMOS工艺的单层多晶结构EEPROM。

背景技术

电可擦除可编程只读存储器(Electrically Erasable Programmable Read-OnlyMemory，简称“EEPROM”)具有擦写可逆、擦写速度快、掉电后数据不丢失的性能，广泛应用于嵌入式存储器、物联网等领域。

如图1所示，为传统单层多晶结构EEPROM存储器的电路图，图2所示为图1所示EEPROM存储器的剖面示意图。其存储单元采用NMOS管和PMOS管组成，PMOS管用作耦合电容管，NMOS管用作隧道管和读出管，PMOS管设置在N型阱上，N型阱设置在P型硅基材上，NMOS管设置在P型硅基材上。PMOS管和NMOS管的栅极相连作为EEPROM的浮栅，PMOS管的N⁺掺杂区和两个P⁺掺杂区连接形成耦合电容端(C端)；NMOS管的P⁺掺杂区接地，一个N⁺掺杂区形成漏端，一个N⁺掺杂区形成源端。传统单层多晶结构EEPROM存储器在执行擦除操作时，PMOS管的耦合电容端(C端)加低电压(0V)，NMOS管的源端(S端)和漏端(D端)加高压(10～15V)，P型硅基材(Psub)接地(0V)。对于特定工艺来说，这种结构的EEPROM可以正常工作，但在一些工艺中，NMOS管的N⁺源端和P型硅基材、以及N⁺漏端和P型硅基材形成的二极管不能承受高压，导致这种结构的EEPROM在实际应用过程中具有局限性。

发明内容

本发明要解决的技术问题是提供一种单层多晶结构EEPROM，通过改进EEPROM的结构，使之能够承受擦除时的操作电压，与此同时能够基于标准CMOS工艺生产，而不仅仅只局限于某些特定工艺，改善单层多晶结构EEPROM的兼容性，利于降低制造成本。

为了解决上述技术问题，本发明提供了一种基于标准CMOS工艺的单层多晶结构EEPROM，包括，

P型硅基材；

第一N型阱，其设置在所述P型硅基材上；

第二N型阱，其设置在所述P型硅基材上；

耦合电容管，其包括第一浮栅、耦合电容端和第一栅氧化层，所述耦合电容端和第一栅氧化层均设置在所述第一N型阱上，所述第一浮栅设置在所述第一栅氧化层上；

PMOS晶体管，其用作所述EEPROM的隧道管和读出管；其包括第二浮栅、P⁺源极掺杂区、P⁺漏极掺杂区、N⁺衬底掺杂区和第二栅氧化层；所述P⁺源极掺杂区、P⁺漏极掺杂区、N⁺衬底掺杂区和第二栅氧化层均设置在所述第二N型阱上，所述第二浮栅设置在第二栅氧化层上；所述第二浮栅通过浮栅导电连接所述第一浮栅。