[发明专利]一种信号延时装置

权利要求书

1.一种信号延时装置，其特征在于，包括依次相连的倍频模块、时钟分配模块、数模转换模块、模拟滤波模块、波形整形模块及分别与所述时钟分配模块和数模转换模块相连的控制模块；

所述倍频模块接收待延时信号，生成待延时信号的预设倍数的倍频信号；

所述时钟分配模块用于将所述倍频模块输出的倍频信号分为两路，得到所述控制模块的工作时钟和所述数模转换模块的采样时钟；

所述控制模块存储有一个周期的正弦波数字信号；所述控制模块根据所述时钟分配模块分配的工作时钟获得波形的索引地址，并通过所述索引地址得到对应的波形信号数据；

所述数模转换模块在所述时钟分配模块分配的采样时钟的同步下，将所述控制模块得到的波形信号数据转换为带有延时量信息的正弦波模拟信号；

所述模拟滤波模块将所述数模转换模块输出的采样泄露信号及第二、第三奈奎斯特区的镜像信号进行抑制，输出滤波后的正弦波模拟信号；

所述波形整形模块对所述模拟滤波模块输出的正弦波模拟信号转化为待延时信号的延时信号；

所述控制模块设置有处理器、相位寄存器和存储器；所述相位寄存器上电后数据清零；所述存储器存储有计算机程序和一个周期的正弦波信号波形；所述处理器执行计算机程序实现下述步骤：根据所述时钟分配模块分配的工作时钟获得波形的索引地址，并通过所述索引地址得到对应的波形信号数据；

上述步骤具体包括：

S1：根据待延时信号的频率f 1、工作时钟的频率f s、频率控制字位数M，计算频率控制字FTW，计算公式为：

S2：根据延时量t DL、待延时信号的频率f 1、相位控制字位数M，计算相位控制字POW，计算公式为：

POW＝f₁×t_DL×2^M；；

S3：根据频率控制字位数，在存储器中建立一张波形存储表，存储表地址范围为0～2M-1，存储表的数据位数与所述数模转换模块位数相等，存储表数据计算公式为：

其中data(m)为存储表中地址为m的波形信号数据；

S4：在工作时钟同步下，所述控制模块将相位寄存器中的数据取出，与频率控制字相加，得到的数据再送入相位寄存器，并将相位寄存器输出数据与相位控制字相加，得到波形存储表的索引地址；

S5：根据所述索引地址从所述波形存储表中读取对应的波形信号数据。

2.根据权利要求1所述的一种信号延时装置，其特征在于，所述控制模块根据所述时钟分配模块分配的工作时钟获得波形的索引地址，具体包括：

所述控制模块在所述时钟分配模块分配的工作时钟的同步下，生成频率控制字、相位控制字，并通过相位累加器得到波形的索引地址。

3.根据权利要求1所述的一种信号延时装置，其特征在于，所述控制模块为FPGA。

4.根据权利要求1所述的一种信号延时装置，其特征在于，所述存储器为FPGA内部的只读存储器。

5.根据权利要求1所述的一种信号延时装置，其特征在于，所述波形整形模块包括运算放大器和电压比较器；

所述运算放大器将所述模拟滤波模块输出的正弦波模拟信号的偏置电压和峰值调整至所述电压比较器的输入范围；

所述电压比较器将所述运算放大器调整后的正弦波模拟信号转化为方波形式的延时信号。

6.根据权利要求1所述的一种信号延时装置，其特征在于，所述预设倍数的最小值根据奈奎斯特采样定理确定，最大值根据所述数模转换模块的最大采样时钟频率和所述控制模块的最大工作时钟频率确定。

7.根据权利要求1所述的一种信号延时装置，其特征在于，所述倍频模块为模拟倍频器或采用锁相环电路实现。