[发明专利]3D存储器阵列中的字线桥在审
申请号: | 201811275863.4 | 申请日: | 2018-10-30 |
公开(公告)号: | CN109859783A | 公开(公告)日: | 2019-06-07 |
发明(设计)人: | D.蒂梅高达;O.W.容格罗思;D.S.梅雅尔德;K.哈斯纳特 | 申请(专利权)人: | 英特尔公司 |
主分类号: | G11C8/14 | 分类号: | G11C8/14;G11C16/06;H01L27/11529;H01L27/1157;H01L27/11578;H01L27/11573;H01L27/11524;H01L27/11551 |
代理公司: | 中国专利代理(香港)有限公司 72001 | 代理人: | 陈晓;闫小龙 |
地址: | 美国加利*** | 国省代码: | 美国;US |
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摘要: | |||
搜索关键词: | 瓦片 字线 存储器阵列 存储器单元 多晶硅字线 耦合到 相邻瓦片 多晶硅 硬掩模 减小 施加 | ||
1.一种存储器阵列,包括:
多个存储器单元;
所述多个存储器单元中第一复数个存储器单元的第一瓦片,其中所述第一瓦片包括所述多个存储器单元中所述第一复数个存储器单元的第一块;
所述多个存储器单元中第二复数个存储器单元的第二瓦片,其中所述第二瓦片包括所述多个存储器单元中所述第二复数个存储器单元的第二块;以及
被耦合在所述多个存储器单元中所述第一复数个存储器单元的所述第一块与所述多个存储器单元中所述第二复数个存储器单元的所述第二块之间的字线桥。
2.根据权利要求1所述的存储器阵列,其中所述字线桥包括多个多晶硅层和多个氧化物层。
3.根据权利要求2所述的存储器阵列,其中所述多个多晶硅层中的每两个通过所述多个氧化物层中的一个分离。
4.根据权利要求2所述的存储器阵列,其中所述多个多晶硅层中的每一个被连接到所述多个存储器单元中所述第一复数个存储器单元的所述第一块的字线,并且连接到所述多个存储器单元中所述第二复数个存储器单元的所述第二块的字线。
5.根据权利要求1所述的存储器阵列,其中所述字线桥的宽度是字线桥的高度的近似1/4,其中所述字线桥的高度是所述多个存储器单元中所述第一复数个存储器单元的所述第一块的字线堆叠的高度。
6.根据权利要求1所述的存储器阵列,其中所述第一瓦片包括所述多个存储器单元中所述第一复数个存储器单元的第一多个块,其中第二瓦片包括所述多个存储器单元中所述第二复数个存储器单元的第二多个块,所述存储器阵列此外包括:
多个字线桥用于将所述第一多个块耦合到所述第二多个块。
7.根据权利要求1所述的存储器阵列,此外包括:
在所述多个存储器单元中所述第二复数个存储器单元的所述第二块中形成的字线阶梯,用于通过所述字线桥来提供从一个或多个金属层级对所述多个存储器单元中所述第二复数个存储器单元的所述第二块以及对所述多个存储器单元中所述第一复数个存储器单元的所述第一块的访问。
8.根据权利要求7所述的存储器阵列,其中所述字线阶梯在所述多个存储器单元中所述第二复数个存储器单元的所述第二块的字线中被形成,其中所述阶梯提供多个台阶用以耦合到导电接触部。
9.根据权利要求1所述的存储器阵列,此外包括:
在所述多个存储器单元的所述第二复数个存储器单元的所述第二块中的一组阵列通孔,所述阵列通孔将上部金属层级耦合到被设置在存储器阵列下方的字线驱动器,
其中所述多个存储器单元中第一复数个存储器单元的所述第一块的字线通过字线桥以及通过该组阵列通孔而被电耦合到字线驱动器。
10.根据权利要求1所述的存储器阵列,其中所述字线桥至少部分地通过在所述多个存储器单元中第二复数个存储器单元的所述第二块的字线中制造字线阶梯结构期间在所述第一瓦片上方以及在所述第二瓦片上方形成硬掩模来被限定。
11.根据权利要求1所述的存储器阵列,其中所述存储器阵列包括多个瓦片,并且所述多个瓦片中的每一个包括所述多个存储器单元的多个块,其中所述第一瓦片和所述第二瓦片是所述多个瓦片中的两个。
12.根据权利要求1所述的存储器阵列,其中所述字线桥的宽度在字线桥的高度的1/8和1/4之间。
13.根据权利要求1所述的存储器阵列,其中所述字线桥的宽度在字线桥的高度的1/4和1/2之间。
14.根据权利要求1所述的存储器阵列,其中所述字线桥包括至少32个多晶硅层。
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