[发明专利]半导体器件及其制造方法及包括该半导体器件的电子设备

说明书

本公开提供了一种半导体器件及其制造方法及包括该半导体器件的电子设备。根据实施例，半导体器件包括：衬底；与衬底间隔开、在衬底表面上方横向延伸的半导体纳米结构；环绕半导体纳米结构的外周形成的栅堆叠。半导体纳米结构下方的栅堆叠部分包括彼此相对的第一侧壁和第二侧壁，半导体纳米结构上方的栅堆叠部分包括彼此相对的第三侧壁和第四侧壁。第一侧壁的至少一部分与第三侧壁的至少一部分基本共面，和/或第二侧壁的至少一部分与第四侧壁的至少一部分基本共面。

技术领域

本公开涉及半导体领域，具体地，涉及基于半导体纳米结构的半导体器件及其制造方法以及包括这种半导体器件的电子设备。

背景技术

基于半导体纳米结构如纳米线或纳米片的半导体器件例如金属氧化物半导体场效应晶体管(MOSFET)，尤其是具有四周全环绕栅极(all around wrapped gate，AAWG)的器件，具有良好的短沟道效应，并且使得器件尺寸能够进一步按比例缩小。然而，在制造具有AAWG的半导体器件时，将AAWG的上部与下部对准是非常困难的。此外，在这种器件中，难以对沟道施加强应力以增强器件的性能。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的基于半导体纳米结构的半导体器件及其制造方法以及包括这种半导体器件的电子设备。

根据本公开的一个方面，提供了一种半导体器件，包括：衬底；与衬底间隔开、在衬底表面上方横向延伸的半导体纳米结构；以及环绕半导体纳米结构的外周形成的栅堆叠。半导体纳米结构下方的栅堆叠部分包括彼此相对的第一侧壁和第二侧壁，半导体纳米结构上方的栅堆叠部分包括彼此相对的第三侧壁和第四侧壁。第一侧壁的至少一部分与第三侧壁的至少一部分基本共面，和/或第二侧壁的至少一部分与第四侧壁的至少一部分基本共面。

根据本公开的另一个方面，提供了一种制造半导体器件的方法，包括：在衬底上形成相对于衬底悬置的预备半导体纳米结构；在衬底上形成预备伪栅层，所述预备伪栅层环绕悬置的预备半导体纳米结构的外周；对预备伪栅层和预备半导体纳米结构进行图案化，形成自对准的伪栅层和半导体纳米结构，伪栅层仍然环绕半导体纳米结构的外周；在伪栅层的侧壁上形成环绕半导体纳米结构的栅侧墙；至少部分地去除伪栅层以在栅侧墙内侧留出环绕半导体纳米结构外周的空间；在所述空间中形成栅堆叠。

根据本公开的另一个方面，提供了一种电子设备，包括至少部分地由前述半导体器件形成的集成电路。

根据本公开的实施例，形成了自对准环绕栅(SWAG)。可以较好地控制SWAG的栅长，这对于大规模制造是有利的。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其它目的、特征和优点将更为清楚，在附图中：

图1至16(c)是示出了制造根据本公开的实施例的半导体器件的流程中部分阶段的示意图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。