[发明专利]半导体器件及其制造方法及包括其的电子设备

说明书

公开了一种半导体器件及其制造方法及包括其的电子设备。根据实施例，半导体器件包括衬底以及在衬底上形成的第一器件和第二器件。第一器件和第二器件分别包括依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层以及绕沟道层的至少部分外周形成的栅堆叠。第一器件的沟道层的尺寸不同于第二器件的沟道层的尺寸。

技术领域

本公开涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

背景技术

在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，缩小水平型器件所占的面积，一般要求源极、漏极和栅极所占的面积缩小，使器件性能变差(例如，功耗和电阻增加)，故水平型器件的面积不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件所占的面积更容易缩小。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种能够提供改进特性的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

根据本公开的一个方面，提供了一种半导体器件，包括衬底以及在衬底上形成的第一器件和第二器件。第一器件和第二器件分别包括依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层以及绕沟道层的至少部分外周形成的栅堆叠。第一器件的沟道层的尺寸不同于第二器件的沟道层的尺寸。

根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上形成第一源/漏层、沟道层和第二源/漏层的叠层；从堆叠的第一源/漏层、沟道层和第二源/漏层分别限定出第一器件的有源区和第二器件的有源区；以及分别绕第一器件和第二器件各自的有源区沟道层的至少部分外周形成相应器件的栅堆叠。第一器件的有源区中沟道层的尺寸不同于第二器件的有源区中沟道层的尺寸。

根据本公开的再一方面，提供了一种电子设备，包括至少部分地由上述半导体器件形成的集成电路。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1至24示出了根据本公开实施例的制造半导体器件的流程的示意图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

根据本公开实施例的竖直型半导体器件可以包括在衬底上依次叠置的第一源/漏层、沟道层和第二源/漏层。各层之间可以彼此邻接，当然中间也可能存在其他半导体层，例如泄漏抑制层和/或开态电流增强层(带隙比相邻层大或小的半导体层)。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。衬底可以是半导体或者绝缘体上半导体(SOI)。