[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：半导体衬底；沟道柱，位于半导体衬底上；以及第一栅叠层结构和第二栅叠层结构，每个栅叠层结构与沟道柱邻接，并分别包括多个栅极导体和多个层间绝缘层，3D存储器件还包括贯穿沟道柱的第一隔离结构，第一隔离结构将第一栅叠层结构与第二栅叠层结构分隔，其中，在与半导体衬底表面垂直的方向上，每个栅叠层结构的多个栅极导体和多个层间绝缘层交替堆叠，并且第一栅叠层结构的栅极导体和第二栅叠层结构的栅极导体错开设置。通过将第一栅叠层结构的栅极导体和第二栅叠层结构的栅极导体错开设置，从而增大了3D存储器件的存储密度，提高了3D存储器件的空间利用率。

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，主要包括栅叠层结构、贯穿栅叠层结构的沟道柱以及导电通道，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用导电通道实现存储单元串的互连。然而，随着栅叠层结构的层数越来越多，在栅叠层结构中，栅极导体与用于分隔栅极导体的绝缘层同时增加，绝缘层占用了3D存储器件中大量的空间，不仅增大了3D存储器件的尺寸，而且降低了空间的利用率。

期望进一步改进3D存储器件的结构及其制造方法，从而提高3D存储器件的存储密度，减小3D存储器件的尺寸。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，通过将第一栅叠层结构的栅极导体和第二栅叠层结构的栅极导体错开设置，从而增大了3D存储器件的存储密度，提高了3D存储器件的空间利用率。

根据本发明的一方面，提供一种3D存储器件，包括：半导体衬底；沟道柱，位于所述半导体衬底上；以及第一栅叠层结构和第二栅叠层结构，每个栅叠层结构与所述沟道柱邻接，并分别包括多个栅极导体和多个层间绝缘层，所述3D存储器件还包括贯穿所述沟道柱的第一隔离结构，所述第一隔离结构将所述第一栅叠层结构与所述第二栅叠层结构分隔，其中，在与所述半导体衬底表面垂直的方向上，每个所述栅叠层结构的所述多个栅极导体和所述多个层间绝缘层交替堆叠，并且所述第一栅叠层结构的栅极导体和所述第二栅叠层结构的栅极导体错开设置。

优选地，所述第一隔离结构的材料包括碳化硅。

优选地，所述第一栅叠层结构的层间绝缘层的材料选自氧化物与氮化物中的一种，所述第二栅叠层结构的层间绝缘层的材料选自氧化物与氮化物中的另一种。

优选地，所述第一隔离结构将所述沟道柱均分。

优选地，所述多个沟道柱呈阵列排布，每列所述沟道柱与相邻列的所述沟道柱错位排列。

优选地，每列所述沟道柱被同一所述第一隔离结构分隔。

优选地，还包括栅线缝隙，贯穿所述栅叠层结构，所述多个沟道柱位于所述栅线缝隙之间。