[发明专利]三维集成电路结构

说明书

一种三维集成电路结构，包括管芯堆叠结构、金属电路结构及保护结构。管芯堆叠结构包括面对面接合在一起的第一管芯与第二管芯。金属电路结构设置在第二管芯的后侧之上。保护结构设置在第二管芯的后侧内且分隔第二管芯的多个衬底穿孔中的一者与金属电路结构。

技术领域

本发明实施例涉及一种三维集成电路结构。

背景技术

近年来，由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度持续提高，半导体行业已经历了快速成长。集成密度的此种改进来自于最小特征尺寸(minimum feature size)的一再减小，以允许更多的较小的组件能够集成在一定的面积中。

与先前的封装体相比，这些较小的电子组件也需要利用较小面积的较小的封装体。半导体封装体的示例性类型包括四面扁平封装(quad flat package，QFP)、针栅数组(pin grid array，PGA)、球栅数组(ball grid array，BGA)、倒装芯片(flip chip，FC)、三维集成电路(three dimensional integrated circuit，3DIC)、晶圆级封装体(waferlevel package，WLP)及叠层封装体(package on package，PoP)装置。一些三维集成电路是通过将芯片(chip)放置在半导体晶圆级上的芯片上方制备而成。由于堆叠芯片之间的内连线的长度减小，因此三维集成电路提供更高的集成密度及其他优点，例如更快的速度及更高的带宽。然而，对于三维集成电路技术来说仍存在很多待处理的挑战。

发明内容

本发明实施例提供一种三维集成电路结构，包括管芯堆叠结构、金属电路结构及保护结构。管芯堆叠结构包括面对面接合在一起的第一管芯与第二管芯。金属电路结构设置在第二管芯的后侧之上。保护结构设置在第二管芯的后侧内且分隔第二管芯的多个衬底穿孔中的一者与金属电路结构。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1A到图1E是根据第一实施例的形成三维集成电路(3DIC)结构的方法的剖视图。

图2是根据第二实施例的三维集成电路结构的剖视图。

图3是根据第三实施例的三维集成电路结构的剖视图。

图4是根据一些实施例的封装体的剖视图。

具体实施方式

以下揭露内容提供用于实施所提供的目标的不同特征的许多不同实施例或实例。以下所描述的构件及配置的具体实例是为了以简化的方式传达本揭露为目的。当然，这些仅仅为实例而非用以限制。举例来说，在以下描述中，在第二特征上方或在第二特征上形成第一特征可包括第一特征与第二特征形成为直接接触的实施例，且也可包括第一特征与第二特征之间可形成有额外特征，使得第一特征与第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复使用参考编号及/或字母。参考编号的重复使用是为了简单及清楚起见，且并不表示所欲讨论的各个实施例及/或配置本身之间的关系。

此外，为易于说明，本文中可能使用例如“在...下方(beneath)”、“在...下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对术语来阐述图中所示的一个元件或特征与另一(些)元件或特征的关系。所述空间相对术语意欲涵盖组件在使用或操作时的不同定向。设备可被另外定向(旋转90度或在其他定向)，而本文所用的空间相对术语相应地作出解释。