[发明专利]半导体器件及其制备方法

说明书

本发明公开了一种半导体器件及其制备方法，所述半导体器件包括：N⁺衬底，所述N⁺衬底上形成有朝背面开口的多个开孔；形成于所述N⁺衬底上的N^‑外延层，所述N^‑外延层包括有源区外延层和终端区外延层，所述有源区外延层包括多个P⁺⁺区域环和多个凹槽结构，其中，单个P⁺⁺区域环上形成有单个凹槽结构；所述终端区外延层包括N⁺场截止环和多个P⁺保护环；形成于所述有源区外延层上的肖特基接触，形成于所述终端区外延层上的钝化层，以及形成于所述N⁺衬底背面和所述多个开孔内的欧姆接触。

技术领域

本发明的实施例涉及半导体技术领域，特别涉及一种沟槽型(Trench)器件及其制备方法。

背景技术

沟槽型(Trench)器件以其高集成度和优良性能而在半导体领域发挥着重要作用。例如，沟槽型结势垒肖特基二极管(TJBS)在结势垒肖特基结构(JBS)的基础上，利用沟槽(Trench)结构将pn结势垒进一步推向器件内部，可充分降低高反向阻断电压下器件表面肖特基势垒降低效应，排除反向漏电流对最高阻断电压的限制。然而，在引入Trench结构的同时，TJBS导电沟道的长度较JBS进一步加长，使得正向电阻增加，进而正向电压下的正向电流降低。由此，传统Trench器件在提升反向阻断能力的同时引入了正向导通电阻变大的缺陷。

在Trench器件中，衬底电阻在整个导通电阻中所占比例很大，例如在1200V SiCTJBS器件中衬底电阻所占比例高达50％。因此，优化衬底电阻是提升器件正向导通能力的必要手段。现有技术主要通过衬底减薄技术来优化衬底电阻，但是，当衬底减薄至100μm以后会出现凹凸及应力不均衡的问题，导致后续无法采用光刻、刻蚀、氧化等方式在器件正面进行精细工艺，这使得减薄衬底的Trench器件需要一套完全不同于传统器件的工艺，增加了制作复杂度和难度。

因此，有必要研究一种导通电阻小、工艺简单的Trench器件。

发明内容

本发明的实施例旨在提出一种改进正向特性的半导体器件及其制备方法。

根据本发明的一个方面，提出一种半导体器件，包括：N⁺衬底，所述N⁺衬底上形成有朝背面开口的多个开孔；形成于所述N⁺衬底上的N^-外延层，所述N^-外延层包括有源区外延层和终端区外延层，所述有源区外延层包括多个P⁺⁺区域环和多个凹槽结构，其中，单个P⁺⁺区域环上形成有单个凹槽结构；所述终端区外延层包括N⁺场截止环和多个P⁺保护环；形成于所述有源区外延层上的肖特基接触，形成于所述终端区外延层上的钝化层，以及形成于所述N⁺衬底背面和所述多个开孔内的欧姆接触。

根据一些实施方式，所述N⁺衬底包括有源区衬底和终端区衬底，其中，所述有源区衬底和所述终端区衬底上均形成有所述多个开孔。

根据一些实施方式，所述N⁺衬底包括有源区衬底和终端区衬底，其中，仅在所述有源区衬底上形成所述多个开孔。

根据一些实施方式，有源区衬底的多个开孔与所述多个凹槽结构错位排列。

根据一些实施方式，终端区衬底的多个开孔与所述多个P⁺保护环对应排列。

根据一些实施方式，所述多个开孔的深度大于、等于或小于所述N⁺衬底的厚度。

根据一些实施方式，单个凹槽结构的宽度为1-8μm、深度为0.5-1μm，以及相邻凹槽结构之间的距离为1-10μm。